專利名稱：高階區域效能的資料線路結構的制作方法
技術領域：
本發明是關于一種積體電路記憶裝置，像是動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀內存(ROM)和其它記憶體結構，特別是將具有記憶資料訊號(memory data signal)的位線路組(bit line pairs)連接至資料線路讀出放大器(dataline sense amplifier)，因而資料線路讀出放大器得以感應資料記憶訊號、放大資料記憶訊號以產生一記憶資料位元的一種電路和方法。
先前技術按，一般積體電路記憶裝置，像是動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)是圖示于圖1a-圖1c。
如圖1a所示的記憶積體電路(memory integrated circuit)具有多元獨立記憶陣列裝置MAU(memory array unit)。每一記憶陣列裝置是由記憶資料單元群組MB
.....MB[n](memory block)所構成。記憶群組MB[R]是作為一冗余(redundant)或備用(spare)資料區塊(block)，它可設計來取代剩余的記憶資料單元群組MB
...MB[n]的非功能性區域。
主資料線路讀出放大器MDQSA(main data line sense amplifier)的組合(bank)從挑選出的記憶資料單元群組MB
...MB[n]來感應記憶資料訊號，然后對記憶資料訊號加以放大、轉換成一可為記憶積體電路的I/O電路所能接受的訊號層次。資料線路讀出放大器MDQSA(dataline sense amplifier)組合(bank)的每一主資料線路讀出放大器的輸入是為一組與每一記憶資料單元群組MB
...MB[n]相連接的主資料線路MDQ(main dataLine)。
每一記憶資料單元群組MB
...MB[n]是分成記憶區段MSEG(memory segment)群組。如圖1b所示，每一記憶區段MSEG是由多個副陣列所組成。每一記憶副陣列的結構，如圖1c所示，具有以行列的安排方式的記憶格(memory cell)陣列。在記憶格(memory cell)的陣列周邊上則具有一位線路讀出放大器SA(bit line senseamplifier)的組合。每一位線路讀出放大器的輸出是經由位元開關BS1...BSn而連接至成對的局部資料線路(localdata line)LDQ1，...LDQ4。同樣地，局部資料線路LDQ1，...LDQ4是有選擇性地連接至主資料線路MDQ1...MDQ4(main data line)，然后再連接至主資料線路讀出放大器MDQSA(maindata line sense amplifier)。
主資料開關MDSW1...MDSWn提供了局部資料線路LDQ1，...LDQ4與主資料線路讀出放大器的選擇性連接。如圖所示，每一主資料線路MDQ1...MDQ4是經由一主資料開關MDSW1...MDSWn連接至每一記憶資料單元群組MB
...MB[n]的局部資料線路LDQ1，...LDQ4上。當于記憶資料單元群組MB
...MB[n]內的記憶格所選取時，適當的位開關BS0...BSn以及適當的主資料開關MDSW1...MDSWn則被激活來確保選取的記憶格是與主資料線路讀出放大器MDQSA(m0ain data line sense amplifier)。
為了避免記憶資料訊號受到選取資料格的破壞，位元開關BS0...BSn以及主資料開關MDSW1...MDSWn必需予以啟動來讓唯一的記憶格連接至主資料線路讀出放大器MDQSA(maindata line sense amplifier)。
于每一副陣列內的記憶格的水平列(row)是由字組線路控制訊號WL0，WL1，...，WLi(word line control signal)來啟動。
由一選取字組線路WL0，WL1，...，WLi-1，Wli所啟動的記憶格將一記憶資料訊號轉移(transfer)至位線路BL00，BL00，...，BLmn，BLmn(bit line)。在動態隨機存取記憶體的結構中，如眾所皆知，諸位線路是與一從啟動的記憶格接收電荷(charge)的接收位線路BL00，...，BLmn相配對。然而，補足的(complemented)的位線路BL00，...，BLmn則作為一電壓參考(voltage reference)。而成對的位線路BL00，BL00，...，BLmn，BLmn(bit line)是連接至位線路讀出放大器SA來感應并將記憶資料訊號放大至適合偵測的范圍(level)。
成對的位線路BL00，BL00，...，BLmn，BLmn(bit line)是透過位元開關電路連接至局部資料線路(local data line)LDQ1，...LDQ4配對。位精選訊號(bit selectsignal)BS1，...，BSn則連接至位元開關電路來選取一組配對好的位線路BL00，BL00，BL01，BL01，...，BLmn，BLmn來連接至局部資料線路(local dataline)LDQ1，LDQ2的每一配對。
位元開關是由金屬氧化物半導體(MOS)電晶體(M5和M6，M7和M8，M9和M10)的配對組合來構成。MOS電晶體(M5和M6，M7和M8，M9和M10)的成對漏極(DRAIN)是分別成對地連接至位線路BL00，BL00，BL01，BL01，...，BLmn，BLmn，而MOS電晶體(M5和M6，M7和M8)的成對源極(source)則連接至局部資料線路(local data line)LDQ1，以及MOS電晶體(M9和M10)的成對源極(source)則連接至局部資料線路(local data line)LDQ2。很顯然地，記憶副陣列具有成對的位元線路的任一號值(number)，該位線路是連接至位元開關內的MOS電晶體任何配對數值。此外，很明顯地，局部資料線路的多重配對是包含于圖中所示的結構內。MOS電晶體(M5和M6，M7和M8，M9和M10)的配對閘極(gate)則彼此連接至位元開關控制線路BS1，...，BSn。位元開關控制線路BS1，...，BSn的啟動(activation)則指示出一對應該連接至局部資料線路(local data line)LDQ1和LDQ2的位線路BL00，BL00，BL00，BL00，...，BLmn，BLmn(bit line)。局部資料線路(local data line)LDQ1和LDQ2是連接至局部資料線路選擇電路LDQSEL。啟動LDQSEL電路的局部資料線路將局部資料線路(local data line)LDQ1和LDQ2分別成對地連接至主資料線路MDQ1和MDQ2(maindata line)。而成對的主資料線路MDQ1和MDQ2再連接至主資料線路讀出放大器MDQSA1和MDQSA2(main data line sense amplifier)。
主資料線路讀出放大器MDQSA1和MDQSA2的輸出是為資料選取器DSEL(data selector)的輸入。資料選取器DSEL選擇主資料線路讀出放大器MDQSA1和MDQSA2的其中的一輸出以作為置于I/O電極(terminal)記憶位來完成電路的轉換。
資料選取器DSEL(data selector)是為精選的地址訊號SELADDR所控制。當精選的地址訊號SELADDR設定為第一狀態(0)時，主資料線路讀出放大器MDQSA2的輸出則轉移至I/O電極(terminal)。反之，當精選的地址訊號SELADDR設定為第二狀態(1)時，主資料線路讀出放大器MDQSA1的輸出則轉移至I/O電極。
主資料開關MDSW1...MDSWn是分別由成對的MOS電晶體、(M3和M4，M1和M2)來組成。MOS電晶體(M3和M4)的成對漏極(DRAIN)是連接至局部資料線路LDQ1，而MOS電晶體(M3和M4)的源極(source)則連接至主資料線路MDQ1，因此再連接至主資料線路讀出放大器MDQSA1。MOS電晶體(M1和M2)的源極(source)則連接至主資料線路MDQ2，因此再連接至主資料線路讀出放大器MDQSA2。MOS電晶體(M3和M4)的閘極(gate)則彼此連接至開關啟動控制線路(SWEN)。開關啟動控制訊號(SWEN1)是啟動MOS電晶體(M3和M4)。MOS電晶體(M1和M2)的閘極(gate)則彼此連接至開關啟動控制線路(SWEN)。開關啟動控制訊號(SWEN2)是啟動MOS電晶體(M1和M2)。
下列則是一已有技術的記憶副陣列的讀取運作說明。若字組線路WL0予以一足夠啟動記憶格MC1，MC2和MC3的電壓層級(voltage level)，電荷將從記憶格MC1轉移至位線路BL00，從記憶格MC2轉移至位線路BL01，從記憶格MC3轉移至位線路BLmn。BL00，BL01和BLmn則分別充電(charge)來作為位線路BL00，BL01和BLmn的參考電壓源。讀出放大器SA可感應到電荷并放大位線路BL00和BL00，BL01和BL01，BLmn和BLmn之間的電壓差異至一可為主資料線路讀出放大器MDQSA1和MDQSA2所偵測到的適當電壓層級。位元開關控制線路BS1，...，BSn其中之一會被啟動將成對的位線路BL00和BL00，BL01和BL01，BLmn和BLmn連接至成組的局部資料線路LDQ1和LDQ2。例如，如果位元開關訊號BS1啟動后，則MOS電晶體(M5和M6)則打開，而呈現于位線路BL00和BL00的記憶資料訊號則連接至成組的局部資料線路LDQ1。再者，當位元開關訊號BS1啟動后，則MOS電晶體(M9和M10)則打開，而呈現于位線路BL01和BL01的記憶資料訊號則連接至成組的局部資料線路LDQ2。
如果呈現于局部資料線路LDQ1和LDQ2的記憶資料訊號為被感應或被放大來于I/O電極形成資料位元時，主資料開關則被開關啟動控制線路SWEN1，SWEN2所啟動，并分別將記憶資料訊號從成對的局部資料線路LDQ1和LDQ2轉換為成對的主資料線路MDQ1和MDQ2。當開關啟動控制線路SWEN1，SWEN2被啟動時，MOS電晶體(M3和M4，M1和M2)則分別打開而將成對的局部資料線路LDQ1連接至主資料線路MDQ1，以及將成對的局部資料線路LDQ2連接至主資料線路MDQ2。
接著，精選的地址訊號SELADDR設定為啟動任一MOS電晶體(M21和M22)來將記憶資料位從主資料線路MDQ1或MDQ2轉換成I/O電極。
已有的結構得讓多重記憶資料訊號得以被記憶副陣列讀取。然而，這卻需要雙重的主資料線路MDQ1或MDQ2、雙重的主資料線路讀出放大器MDQSA1和MDQSA1以及雙重的資料選取器DSEL。此外，該開關控制電路在提供控制訊號給精選的地址訊號SELADDR時則更為復雜。
在″A 286mm2 256Mb DRAM with x 32 Both-EndsDQ″Watanabe et al.，IEEE JournalOf Solid-StateCircuits，Vol.31，NO 4，April 1996，pp.567-574的參考文獻中描述了一256Mb動態隨機存取記憶體芯片結構，它提供了可達x32寬的組織。為了盡量縮小(minimize)其體積大小，其中介紹了三種方法一為可互換層次(exchangeablehierarchical)式的資料線路結構、一為不規則感應放大布局(layout)、一為于兩端的局部再驅動模式(redrive scheme)的分離位址匯流排(split address bus)。在″A 220mm2Four-and Eight-Bank，256-Mb SDRAMwith Single-Sided Stitched WL Architecture″Kirihata et al.，IEEE Journal Of Sol id-State Circuits，Vol.33，NO 11，NOV 1998，pp.1711-1719以及″Multiple Twisted Data Line Techniques for Multigigabit DRAM’s″，Min et al.，IEEE Journal Of Solid-State Circuits，Vol.34，NO 6，JUNE 1999pp.856-865兩參考文獻中提供了一動態隨機存取記憶體的階層資料線路結構的描述。
美國專利第5,812,473號案(Tsai)揭示了一「具有替代資料線路感應功能的同步動態隨機存取記憶體」。
美國專利第5,546,349號案(Watanabe et.al)揭示了一「可互換、層次式的資料線路結構」。
美國專利第5,877,994號(Mueller et.al)揭示了一「具有空間效能的MDQ開關結構」。
美國專利第5,418,737號案(Tran)揭示了一「具有測試副資料線路和匹配線路的動態隨機存取記憶體」。
美國專利第5,859,793號(Santani et al.)揭示了一「具有避免因為寄生電容而誤讀的平行資料線路的同步半導體記憶結構」。
美國專利第5,909,388號案(Mueller)揭示了一「具有縫合字組線路(stitched)來降低字組線路的電阻的動態隨機存取記憶體電路」。該動態隨機存取記憶體另包括一具有位線路組、主資料線路組、字組線路的低阻導體、局部資料線路組、以及主線路-開關連接器組的層次式的資料線路結構，其于至少四種不同記憶體電路半導體層所組成的結構，在所有已有技術中，主資料開關(main data switch)是設置于記憶體陣列(memory array)的一側，在最壞的情形下，資料取用的時間可能會變得非常久。
發明內容
為了解決上述問題，本發明的主要目的，即在于創作出一種電路和方法，其將具有記憶資料訊號(memorydata signal)的位線路組(bit line pairs)連接至資料線路讀出放大器(data line sense amplifier)，因而資料線路讀出放大器得以感應資料記憶訊號、放大資料記憶訊號以產生一記憶資料位元。
本發明的另一目的，在于規劃一記憶體提升取用資料時間的不同斷面的配置。
為了達到上述和其它目的，本發明于一隨機存取記憶體的多個副陣列的多個組位元線路和一資料線路讀出放大器之間連接一層次式位元線路選取電路。該位線路選取電路具有一組位元線路選取器電路來將每一副陣列的多個對位線路其中的一對有選擇性地連接至該成對的局部資料線路。該位元線路選取電路另包括一局部資料線路選取器電路來選取多個對局部資料線路其中的一對以連接至一對主資料線路。該對的主資料線路是連接至資料線路讀出放大器之輸入端。
該位元線路選取器電路是由多個開關所組成。每一開關擁有與多個對位元線路其中的一對相連的第一對電極、一與多個對局部資料線路其中的一對相連接的第二對電極、以及一有選擇性地將第一對電極連接至第二對電極的控制電梯，因而得將該對位線路連結至該對局部資料線路上。該位線路選取器電路的每一開關擁有一對MOS電晶體，而該對MOS電晶體具有一對漏極，其連接至成對的位元線路，成對的MOS電晶體的源極是連接至該對局部資料線路，以及成對的MOS電晶體的閘極是相互連接而形成控制電路，并且連接至該開關控制電路以提供一位元線路選取訊號來指示出一對應該連接至該對局部資料線路的位元線路。
該位元線路選取器電路是由多個開關所組成。每一開關具有與多個對局部資料線路其中的一對相連的第一對電極、一與連結至資料線路讀出放大器不同輸入端(diff-erential input)的該對的主資料線路相連的第二對電極、以及有選擇性將第一對電極連接至第二對電極以達到有選擇性連結該對局部資料線路至該對不同輸入端目的一控制電極。該記憶格陣列是受預設主資料開關對稱包圍，以提升最差狀態的資料取用時間。
每一開關具有一對MOS電晶體，該對MOS電晶體擁有一對連接至該對局部資料線路的漏極、一對連接至該對主資料線路的源極、以及一對相互連接而形成該控制電極的閘極，并且連接至該開關控制電路以提供一位元線路選取訊號。
為求進一步了解本發明的構造特征、技術內容與功能，請參閱以下有關本發明的詳細說明與附圖，然而所附圖標乃供參考與說明用，并非用以對本發明施予限制。
圖1a至圖1c是已有技術的層次式資料線路結構的示意圖。
圖2是本發明的層次式資料線路架構示意圖。
圖3是本發明實施例示意圖。
圖4是本發明記憶資料訊號的流程圖。
圖5是本發明記憶體單元配置的底面圖。
圖6是本發明的完整底面圖。
圖標中組件與編號對照說明10....啟動在字組線路上的記憶格20....連結來自記憶格的電荷至位線路30....選取位線路 40....連結選取的位元線路至局部資料線路50....選取局部資料線路60....連結局部資料線路至主資料線路70....轉換在局部資料線路上的記憶資料訊號至記憶位80....所有局部資料線路皆被選取具體實施方式
請參閱圖2，其為本發明層次式資料線路架構的示意圖。如上的于已有技術所述，記憶格是以行列的安排方式，于一記憶資料單元群組MB[n]內形成一記憶區段MSEG[n]的每一記憶副陣列。每一行(column)的記憶格是藉由位線路BL00和BL00，BL01和BL01，...BLmn和BLmn來彼此連接。而每一列(row)的記憶格是由字組線路WL0，...，Wli而彼此連接。位線路BL00和BL00，...，BLmn和BLmn則成對設置并與讀出放大器SA(sense amplifier)相連接。如上所述，在讀取的過程中，一被選取的記憶格將作為記憶資料訊號的電荷轉換成連接至位線路BL00和BL00，...，BLmn和BLmn的讀出放大器SA。位線路BL00和BL00，...，BLmn和BLmn，其與被選取的記憶格相連的位線路成對設置者是設定為參考電壓值(level)，并且作為一讀出放大器SA的參考電壓來源。讀出放大器SA是感應并放大記憶資料訊號成為主資料線路讀出放大器MDQSA所需的范圍(level)。
每一對位線路BL00和BL00，...，BLmn和BLmn是連接至位元線路開關選取電路BITSWSEL。該位元線路開關選取電路BIT SWSEL則連接位線路BL00和BL00，...，BLmn和BLmn其中的一對至適當的局部資料線路LDQ1，...LDQn。每一位元線路開關選取電路BIT SWSEL是經由位元選取線路BSn來連接至開關控制電流SWCTRL。該位選取線路BSn則選取一組成對的位線路BL00，BL00，BL00，BL00，...，BLmn，BLmn(bit line)藉由位元線路開關選取電路BITSWSEL來連接至局部資料線路LDQ1，...LDQn。
局部資料線路LDQ1，...LDQn另再連接至局部資料線路選取電路(LDQSEL)。該局部資料線路選取電路(LDQSEL)選取局部資料線路LDQ1，...LDQn其中之一來連接至主資料線路，接著再連接至主資料線路讀出放大器MDQSA 1。開關控制電路則藉由開關啟動控制線路(SWEN)來連接至局部資料線路選取電路(LDQSEL)。開關啟動控制線路(SWEN)的狀態決定了哪一局部資料線路應連接至主資料線路MDQ1，接著，哪一個記憶資料訊號得以轉換成主資料線路讀出放大器MDQSA 1。
主資料線路讀出放大器MDQSA 1具有一連接至I/O電極的輸出。該主資料線路讀出放大器MDQSA 1是感應、放大并轉換記憶資料訊號為與I/O電極相連的外電路所需的電壓和電流值。
開關控制電路將記憶位址匯流排訊號予以解碼并詮釋以便選取其中一組位線路BL00和BL00，...，BLmn和BLmn應與主資料線路讀出放大器MDQSA1作連接。
請見圖3為本發明的位元線路選取電路實施例。本發明的位元線路選取電路是由一位元線路開關選取電路BIT SWSEL和局部資料線路選擇電路LDQSEL所組成。位元線路開關選取電路BIT SWSEL包含了多重開關得以用來選擇性地選取成對的位線路BL00和BL00，BLmn和BLmn來連接至局部資料線路LDQ1、成對的位線路BL01和BL01來連接至局部資料線路LDQ2。每一開關具有兩連接至位元線路BL00和BL00，BL01和BL01或，BLmn和BLmn其中的一對位線路的電極、一對連接至局部資料線路LDQ1或LDQ2的電梯、及一連接至位精選訊號線路BSn的控制線路。位元線路開關選取電路BIT SWSEL的每一多重開關是由成對的MOS電晶體(M15和M16，M17和M18，M19和M20)所組成。每一對MOS電晶體(M15和M16，M17和M18，M19和M20)的漏極分別與位線路BL00和BL00，BL01和BL01...，BLmn和BLmn相連接。每一對MOS電晶體(M15和M16，M17和M18)的源極與局部資料線路LDQ1相連接，而MOS電晶體(M19和M20)則與局部資料線路LDQ2相連接。MOS電晶體(M15和M16，M19和M20)的閘極與位精選訊號線路BS1相連接。MOS電晶體(M17和M18)的閘極與位精選訊號線路BSn相連接。
該成對的局部資料線路LDQ1，LDQ2是連接至局部資料線路選擇電路LDQSEL，而局部資料線路選擇電路LDQSEL則由多重開關所形成。每一開關擁有一對與局部資料線路LDQ1，LDQ2相連的電極、一與主資料線路MDQ1相連的第二對電極、以及一與具有開關啟動控制線路(SWEN)的開關控制電路相連的一控制電極。該開關是由成對的MOS電晶體(M11和M12，M13和M14)所組成。成對的MOS電晶體(M11和M12)的漏極是連接至成對的局部資料線路LDQ1。成對的MOS電晶體(M13和M14)的漏極是連接至成對的局部資料線路LDQ2。成對的MOS電晶體(M11和M12，M13和M14)的源極是分別彼此連接至主資料線路MDQ1和MDQ2，接著再連接至主資料線路讀出放大器MDQSA1的輸出端。
主資料線路讀出放大器MDQSA1可感應呈現于成對的主資料線路MDQ1上的記憶資料訊號的振幅(amplitude)，并放大和轉換記憶訊號為與I/O電極相連的外電路所需的電壓和電流值。
成對的MOS電晶體(M11和M12，M13和M14)的閘極是分別彼此經由開關啟動控制線路(SWEN1和SWEN2)來連接至開關控制電路。
本發明的位元線路選取電路功能如下例如，將字組WL0設定為可啟動記憶格MC1，MC2和MC3的電壓值。存在于記憶格MC1，MC2和MC3上的電荷則分別轉移至位線路BL00，BL01，BLmn。位線路BL00，BL01，BLmn作為連接至每一組位線路BL00和BL00，BL01和BL01，BLmn和BLmn的讀出放大器SA的參考電壓源。位線路讀出放大器可感應由記憶格MC1，MC2和MC3轉換來的電荷、放大該電荷來產生存在于成對的位線路BL00和BL00，BL01和BL01，BLmn和BLmn上的記憶資料訊號。若記憶格MC1，MC2可被讀取時，位精選線路BS1得以啟動來打開MOS電晶體(M15和M16、M19和M20)組。而被啟動的MOS電晶體(M19和M20)組則將記憶資料訊號從記憶格MC2連接至局部資料線路LDQ2。
根據預期的記憶格位址，開關啟動控制線路(SWEN1和SWEN2)則啟動合適的MOS電晶體(M11和M12或，M13和M14)組來將從局部資料線路LDQ1或LDQ2的記憶資料訊號轉換為主資料線路MDQ1，然后再轉換到主資料線路讀出放大器MDSA1。例如，如果在第一階段，從存在于記憶格MC1上的電荷的記憶資料訊號被讀取時，開關啟動控制線路(SWEN1)則設定為可啟動MOS電晶體組(M11和M12)的電壓值。存在于局部資料線路LDQ1的記憶資料訊號則轉移至主資料線路MDQ1。主資料線路讀出放大器MDQSA1可感應源自記憶格MC1、且來自局部資料線路LDQ1的訊號、放大記憶資料訊號、并且轉換它為與I/O電極相連接的外電路的電壓和訊號值。
如果需要源自于記憶格MC2的記憶資料訊號時，開關控制電路則關閉開關啟動控制訊號(SWEN1)并打開關閉開關啟動控制訊號(SWEN2)，因此，來自局部資料線路LDQ2的記憶資料訊號得以移轉至主資料線路MDQ1，接著再移轉至主資料線路讀出放大器MDQSA1，以轉換成與I/O電極相連接的外電路所需的電壓和電流值。
主資料開關(SWEN1)、(SWEN2)的配置大幅提升資料取用時間的效率，藉由在圖5、圖6中受記憶體陣列中間所包圍的主資料開關設置，該最差狀態資料取用時間會被縮減至任何已有技術的一半，圖5是顯示主資料開關(SWEN1)、(SWEN2)與預設包圍的記憶體陣列的配置，圖6是顯示所有受預設主資料開關SWEN1...SWEN14包圍的主記憶體方塊MA#12....MA#41的配置。
如上所述可以清楚看出，具有本發明的位線路選取電路的階層式資料線路結構得使用較少的主資料線路MDQ和主資料線路讀出放大器MDQSA來完成于讀取狀態時記憶資料訊號從記憶格移轉的動作。再者，本發明簡化的結構得讀取多重記憶格(multiple memory)。此外，開關控制電路得藉由移除圖1c中所示的精選地址控制線路而予以簡化。
再來重新溫已選取記憶資料訊號的方法，如圖4所示，其代表本發明記憶資料訊號的流程圖。該方法首先啟動(10)于記憶格陣列字組線路上的所有記憶格。存在于被啟動的記憶格的電荷則連結(20)至與被啟動的記憶格相連的位線路上。從多重位線路來選取(30)含有預期的(desired)資料記憶訊號的成對式位線路來將選取的位線路組連結(40)至一成對的局部資料線路。選取(50)一成對式的局部資料線路，并經由成對式主資料線路而連結(60)至資料線路讀取放大器的輸入端。主資料線路傳送放大器將記憶資料訊號轉換(70)成一為記憶位所需的適當訊號范圍。反復地(iteratively)選取(50)每一預期的資料直到選取(80)最后一局部資料線路為止。
惟以上所述的，僅為本發明的較佳實施例而已，并非用來限定本發明實施的范圍。即凡依本發明權利要求范圍所作的均等變化與修飾，皆為本發明專利權利要求所含蓋，特先予以陳明。
權利要求
1.一種高階區域效能的資料線路結構，其特征在于主要是將連接記憶體的多個副陣列的多個組位元線路和一主資料線讀出放大器間的位元線路選取電路，至少包括一局部資料線路選取電路，由多個被連接的局部資料線選取其中一組來連接至一與主資料線路讀出放大器相連的成對主資料線，其中每一組局部資料線有選擇性地連接至多對位線的一組成對的位元線，其中局部資料選取線路包括，一第一多個開關，每一開關具有第一對與局部資料線相連的電極、一與主資料線讀取放大器輸入端相連的主資料線連接的第二對電極、以及一有選擇性地連接第一、二對電極的控制電極，因而得有選擇性地連接一對局部資料線至一對主資料線，其中該多個副陣列是受預設該第一多個開關所包圍；以及一位元線選取器電路來有選擇性地將每一副陣列的多個位元線的一組成對位線來連結至一組成對的局部資料線，其中該位元線選取器電路包括，一第二多個開關，該第二多個開關中的每一開關具有與多數成對位線的一相連的第一對電極、與多數成對的局部資料線的一相連的第二對電極、以及可選擇性連接第一、二對電極以連結該對位元線路至該對局部資料線的一控制電極。
2.如權利要求1所述的電路，其特征在于其中每一開關包含一對MOS電晶體，而該對MOS電晶體的漏極是連接至成對的局部資料線，成對MOS電晶體的源極是連接至主資料線，以及成對MOS電晶體的閘極是同時形成控制電極，并連接一提供局部資料線選取訊號的開關控制電路。
3.如權利要求1所述的電路，其特征在于其中第二多個開關中的每一開關具有一對MOS電晶體，該對MOS電晶體擁有一對連接至該對位線的漏極、一對連接至該對局部資料線的源極、以及一對相互連接而形成控制電極的閘極，并且連接至該開關控制電路以提供一位元線選取訊號來指示出一對應該連接至該對局部資料線的位元線。
4.如權利要求1所述的電路，其特征在于其中該記憶體是由包括由靜態隨機存取記憶體、動態隨機存取記憶體以及只讀記憶體所構成的記憶體群組中選出。
5.一種記憶體，至少包括至少一以行列的安排方式的記憶格副陣列，因此各行成對的記憶格得以成對位線而彼此相連接；多個對連接至成對位元線的局部資料線；一資料線選取器電路來選取一對局部資料線以連接至與主資料線讀取放大器相連的一對主資料線，其中每一對局部資料線得有選擇性地連結至一對位線上，其中該資料線選取器電路包括，一第一多個開關，每一開關具有與多數成對的局部資料線的一相連的第一對電極、一穿過開關中間受前述記憶格包圍而與讀取放大器的一對輸入端相連的連接至該對主資料線路的第二對電極，以及一有選擇性地連接第一、二對電極的控制電極，因而得有選擇性地連接一對局部資料線至一對主資料線；以及，一位元線選擇電路，得有選擇性地連結每一副陣列多個對位線其中一對位元線至該對局部資料線上，其中該位元線選擇電路包括，一第二多個開關，該第二多個開關中的每一開關具有與一成對的位線路相連的第一對電極、與一成對的局部資料線相連的第二對電極、以及可選擇性連接第一、二對電極，以達到連結該對位線路至該對局部資料線路目的的一控制電極。
6.如權利要求5所述的記憶體，其特征在于其中第一多個開關的每一開關皆含有一對MOS電晶體，而該對MOS電晶體的漏極是連接至成對的局部資料線，成對的MOS電晶體的源極是連接至該對主資料線，以及成對的MOS電晶體的閘極是相互連接而形成控制電極，并連接至一可提供局部資料線選取訊號的開關控制電路。
7.如權利要求5所述的記憶體，其特征在于其中第二多個開關中的每一開關具有一對MOS電晶體，該對MOS電晶體擁有一對連接至該對位線的漏極、一對連接至該對局部資料線的源極、以及一對相互連接而形成該控制電極的閘極，并且連接至一開關控制電路以提供一位元線選取訊號來指示出一對應該連接至該對局部資料線的位線。
8.如權利要求5所述的記憶體，其特征在于其中記憶格是由記憶體群組來構成，其包括靜態隨機存取記憶體、動態隨機存取記憶體以及只讀記憶體。
9.一種位線連結裝置，其特征在于其有選擇性地將一對與記憶格群組相連的位元線連結至一主資料線讀出放大器，至少包括一連接至多個對位線路的位元線選取裝置，它可用來選取該對被連結的位線，其中該位元線選取裝置包括，一第一多個開關，該第一多個開關中的每一開關具有與一成對的位線相連的第一對電極、與一成對的局部資料線相連的第二對電極、以及可選擇性連結該第一、二對電極，以連結該對位元線至該對局部資料線的一控制電極。多個對連接至位元線選取裝置的局部資料線路，其用來傳送一來自被選取資料線的記憶資料訊號；以及，一連設于多個對局部資料線和主資料線讀出放大器間的資料線路選取裝置，其用來選取一對局部資料線來連結至該主資料線路讀出放大器，并將該記憶資料訊號傳送至讀出放大器來被感應并放大至一記憶資料位元，其中該局部資料線選取裝置包括，一第二多個開關，每一開關具有與多對成對的局部資料線的一相連的第一對電極、一穿過主資料開關中間受前述記憶格陣列包圍而與讀取放大器的一對輸入端相連的連接至該對主資料線路的第二對電極，以及一有選擇性地連接第一、二對電極的控制電極，因而得有選擇性地連接一對局部資料線至一對主資料線。
10.如權利要求9所述的位元線連結裝置，其特征在于其中第一多個開關的每一開關皆含有一對MOS電晶體，而該對MOS電晶體的漏極是連接至成對的局部資料線，成對的MOS電晶體的源極是連接至該對主資料線，以及成對的MOS電晶體的閘極是相互連接而形成控制電極，并連接至一可提供局部資料線選取訊號的開關控制電路。
11.如權利要求10所述的記憶體，其特征在于其中該第二多個開關中的每一開關具有一對MOS電晶體，該對MOS電晶體擁有一對連接至該對位線的漏極、一對連接至該對局部資料線的源極、以及一對相互連接而形成該控制電極的閘極，并且連接至該開關控制電路以提供一位線選取訊號來指示出一對應該連接至該對局部資料線的位線。
12.如權利要求10所述的裝置，其特征在于其中記憶格是由記憶體群組所構成，其包括靜態隨機存取記憶體、動態隨機存取記憶體以及只讀記憶體。
13.一種用來該選取資料記憶訊號從一連接至一對位線的一位線的受選取記憶格轉移至一主資料線讀出放大器的方法，其特征在于至少包括下列步驟a、取包含來自一多個對位元線的資料記憶訊號的該對位線路；b、連接該對被選取的位線至一多個對局部資料線其中的一對，其中該對位元線至該局部資料線的選取和連結是由一位線選取器電路來執行，并有選擇性地連結每一副陣列多個對位元線其中的一對至該對局部資料線，位元線選取器電路包括，一第一多個開關，該第一多個開關中的每一開關具有與多個對位線其中的一對相連的第一對電極、與一成對的局部資料線相連的第二對電極、以及有選擇性連接第一、二對電極，以達到連結該對位線至該對局部資料線的一控制電極；c、選取多個對局部資料線其中的該對局部資料線；以及，d、連接該對被選取的局部資料線至該主資料線讀出放大器，其中該對局部資料線的選取和連接是由一局部資料線選取電路來執行，并選取多個對局部資料線其中的一對來連接至與該主資料線讀出放大器相連的一對主資料線，而每對局部資料線是有選擇性也連結至多個對位線其中的一對，該局部資料線電路包括，一第二多個開關，每一開關具有與多個對局部資料線其中的一對相連的第一對電極、一穿過多個開關中間受前述記憶格陣列包圍而與讀取放大器的一對輸入端相連的連接至該對主資料線路的第二對電極，以及一有選擇性地連接第一、二對電極的控制電極，因而得有選擇性地連接一對局部資料線至一對主資料線，隨機存取記憶格以及只讀記憶格。
14.如權利要求13所述的方法，其特征在于其中多個開關中的每一開關具有一對MOS電晶體，該對MOS電晶體擁有一對連接至該對位線路的漏極、一對連接至該對局部資料線路的源極、以及一對相互連接而形成該控制電極的閘極，并且連接至該開關控制電路以提供一位線路選取訊號來指示出一對應該連接至該對局部資料線路的位線路。
15.如權利要求13所述的方法，其特征在于其中第二多個開關的每一開關皆含有一對MOS電晶體，而該對MOS電晶體的漏極是連接至成對的局部資料線，成對的MOS電晶體的源極是連接至該對主資料線，以及成對的MOS；電晶體的閘極是相互連接而形成控制電極，并連接至一可提供局部資料線選取訊號的開關控制電路。
16.如權利要求13所述的方法，其特征在于其中選取的記憶格是由記憶格群組來構成，其包括靜態隨機存取記憶格、動態隨機存取記憶格以及只讀記憶格。
全文摘要
一種高階區域效能的資料線路結構，主要是于一隨機存取記憶體的多個副陣列的多個組位元線和一資料線讀出放大器之間連接一層次式位元線選取電路。該位元線選取電路具有一組位元線選取器電路來將每一副陣列的多個對位元線其中之一對有選擇性地連接至該成對的局部資料線。該位元線選取電路另包括一局部資料線選取器電路來選取多個對局部資料線其中之一對以連接至一對主資料線。該對的主資料線是連接至資料線讀出放大器的輸入端，該記憶格副陣列是受主資料開關包圍，以提升資料取用時間。
文檔編號G11C7/00GK1661721SQ20041000765
公開日2005年8月31日 申請日期2004年2月26日 優先權日2004年2月26日
發明者夏濬, 袁德銘, 王明弘, 沈俊吉 申請人:鈺創科技股份有限公司