專利名稱：從一個集成電路的物理參數中提取一個二進制代碼的制作方法
技術領域：
本發明涉及在一個集成電路中存儲一個不變的二進制代碼。本發明更特別地涉及從一個集成電路中，由與這個電路的制造相聯系的參數，提取一個二進制代碼。這樣的與制造相聯系的參數一般被稱作物理參數，然后就被一個物理參數網絡(PPN)提供。這樣的嵌入在一個集成電路中的二進制代碼，被用于，例如，避免它在一個寄存器中或其他存儲設備中永久性地以數字代碼的形式存儲，并且防止探測這個代碼。在根據與包含在一個集成電路芯片中的識別電路的制造相聯系的參數，進行識別一個電子元件或組合的應用中，這個識別當前被稱為“集成電路指紋”。
本發明更特別地涉及提取一個二進制代碼，該代碼以至少部分地電阻性的電通路的形式存儲，并且可被雙穩態多諧振蕩器或其他的裝置譯碼。用于存儲這樣的二進制代碼的電路，以及被這樣的代碼識別的一個集成電路芯片的例子，在本發明人的法國專利申請2823340(B4998)以及2823341(B4969)中進行描述。
背景技術：
這些電路使用的原理是利用一個相同的電邊沿(electric edge)來觸發到達不同的雙穩態多諧振蕩器的不同電通路中的一個讀取循環。根據一個給定的通路的延遲是否比同步雙穩態多諧振蕩器讀操作的一個參考或平均延遲短或長，該對應的雙穩態多諧振蕩器的輸出狀態是0或1。所述不同的雙穩態多諧振蕩器的輸出就提供以電通路形式存儲的所述二進制代碼。這些電通路可以被做的不同，簡單地可通過組成它們的線路的長度實現，但是優選地，讓它們包含一個電阻性元件(實踐中，與一個電容性元件相聯系，由金屬氧化物半導體晶體管的柵極組成，組成所述雙穩態多諧振蕩器)來形成一個阻容(RC)的單元。
這樣的一個二進制代碼存儲的相當大的好處是所述代碼的存儲，不是直接以數字形式，而是，在某種程度上，是以模擬的形式，這使得對它的侵犯更加困難。
在上述的電路中，為了使由所述電通路存儲的所述代碼不可被探測，必須要確定，相比于提供所述參考延遲的該電通路，所述的通路不是太不相同(在長度方面)。在相反的情況下，根據所述通路是否明顯地比該參考通路長或短，存在有可被光探測到的風險。
進一步地，在某些情況下以及以一種很隨機和不可預知的方式，當所述的雙穩態多諧振蕩器中的一個的電通路與這個雙穩態多諧振蕩器中的所述邊沿的傳播相關聯時，該電通路可能表現出與所述平均通路相同的延遲。于是，這個雙穩態多諧振蕩器就存在風險，即，從一個二進制代碼的提取到另一個的提取，具有一個不可再生的輸出狀態。
以上所述的存儲電路中這兩個缺點，是由于使用一個平均延遲來同步所述雙穩態多諧振蕩器的讀取操作。
二進制代碼提取的另一個技術包括探測一個單元的兩個支路之間的電阻差異。這個差異被電壓或電流測量讀到。這樣，再一次，當所述兩個單元電阻相同時，從一個二進制代碼的提取到另一個的提取，就得到一個不可再生的狀態。
無論什么讀取模式(時間，電流，電壓)都產生一個問題，聯系到一個所述的理論上的風險，即，具有兩個嚴格相同的電阻。
另外一個問題是使得提供不同值的位的電阻之間的差異不可(特別是光學地)被探測。
發明內容
本發明目的在于改善嵌入在一個集成電路中的二進制代碼的提取。
本發明的另一個目的在于提供一個電路，用于存儲一個源于一個集成電路的物理參數的二進制代碼，這就克服了上述電路的缺點。
在傳播時間測量中，本發明更特別地針對，避免使用一個普通的參考或平均電通路來比較與所述不同的雙穩態多諧振蕩器相關聯的所述電通路。
本發明的另一個目的在于使得由這樣一個雙穩態多諧振蕩器電路的不同的電通路引起的所述延遲，或一個電壓或電流測量單元的電阻之間的差異，不可探測到。
本發明的又一個目的在于，提供一個與當前使用的形成金屬氧化物半導體晶體管的技術相兼容的方法，特別地，該方法不會產生任何附加的制造步驟。
為了實現這些和其他的目的，本發明提供一個集成單元，用于根據兩個電阻之間值的差異，來提取一個二進制的值，包括連接裝置，用于二進制讀取所述的電阻之間值的差異的標志；以及連接裝置，用于修改所述電阻的其中一個的值，使得所述值的差異標志不變。
根據本發明的一個實施例，所述單元集成了一個裝置，用于二進制地讀取所述電阻之間差異的所述標志。
根據本發明的一個實施例，所述值的修改包括，在所述單元的讀操作電流范圍內，以不可逆轉的、穩定的方式，減小所述電阻中的其中一個的值。
根據本發明的一個實施例，所述電阻器由多晶硅制造，并且按一定尺寸使它們具有相同的額定值。
根據本發明的一個實施例，所述的值的減小，由在相應的電阻器中，臨時地施加一個電流引起，該電流大于所述電阻的值取最大時的電流。
根據本發明的一個實施例，所述的單元根據在兩個電通路中的一個觸發信號的邊沿的傳播，被用于提取一個二進制值，包括兩個電壓供應終端之間的兩個并聯的支路，每一個支路串聯地包括所述的電阻器中的一個，用于區分所述電通路；一個讀取晶體管，所述電阻器與每一個支路的所述讀取晶體管之間的交點確定所述單元的一個輸出終端，以及每一個支路的所述讀取晶體管的柵極被連接到另一個支路的所述輸出終端；以及一個選擇晶體管。
根據本發明的一個實施例，每一個支路進一步包括一個穩定化晶體管，連接它的輸出終端到所述終端，該終端另一頭有一個電壓施加并連接所涉及的支路的所述電阻器。
根據本發明的一個實施例，所述穩定化晶體管用來引起所述電阻中的其中一個的值的減小。
根據本發明的一個實施例，所述電壓從初始單元狀態的一個相對較低的讀取電壓和一個相對較高的穩定化電壓中選擇出來。
根據本發明的一個實施例，所述單元包括兩個并聯支路，每一個包括所述電阻中的一個，被連接在一個第一供應終端和一個用于區分讀取所述單元狀態的終端之間；以及至少一個編程開關，連接所述讀取終端中的一個到所述供應電壓應用的第二終端上。
根據本發明的一個實施例，每一個支路包括一個編程開關。
根據本發明的一個實施例，所述供應終端中的其中一個，通過一個選擇器，被連接到至少兩個供應電壓，其中一個相對較低的讀取操作供應電壓和一個相對較高的穩定化供應電壓。
根據本發明的一個實施例，至少一個選擇晶體管與每一個所述電阻器串聯相連在所述的第一供應終端和所對應的讀取終端之間。
根據本發明的一個實施例，每一個所述的電阻器通過一個鎖存器，被連接到所述的第二供應終端，鎖存器的控制終端被連接到另外一個支路的所述電阻器。
根據本發明的一個實施例，所述單元包括一個差動放大器，用于讀取所述單元狀態。
根據本發明的一個實施例，每一個支路，在它的電阻器的任一邊，分別包括一個N通道晶體管和一個P通道晶體管，它們的柵極被一起連接到另一個支路的所述電阻器的終端。
本發明還提供一個用于編程一個存儲器單元的方法，包括，為了使兩個電阻之間的差異的標志不可逆轉，暫時地在其中一個電阻器上，施加一個穩定化電流，該電流大于涉及的支路的電阻值呈現最大時的電流。
根據本發明的一個實施例，該方法包括下列步驟逐步地增加所選擇的電阻器中的電流；以及在一較高電流每一次施加以后，測量在這個電阻器的工作讀取狀態下的值。
根據本發明的一個實施例，使用一個穩定化電流和期望的最終電阻之間的對應關系的一個預定的表，向所述被選擇的編程電阻器，施加適合的編程電流。
根據本發明的一個實施例，所述方法包括下列步驟引起對所述單元的初始狀態的讀取；以及暫時地向與提供一個高輸出狀態的所述支路相聯系的所述電阻器，施加一個約束電流，該電流大于所述電阻的值呈現最大時的電流。
根據本發明的一個實施例，所述約束電流從所述約束電流和期望的最終電阻之間的對應關系的一個預定的表中選擇出來。
本發明還提供了一個電路，用于在一個集成電路芯片中存儲和從其提取超過n位的一個二進制代碼，包括n個單元，以及一個中央控制單元。
根據本發明的一個實施例，所述單元中包含的n位被并行地提取。
本發明還提供一個電路，用于識別一個集成電路芯片。
前述的本發明的目的，特點以及優點會在下文的具體實施例中，結合附圖做詳細說明，其中圖1表示了根據本發明的一個實施例的一個集成單元，用于存儲以電通路的形式的一位；圖2表示了一個非常簡單的部分透視圖，根據本發明由一個電通路構成的一個多晶硅電阻器的實施例；圖3以一組曲線，表示了根據本發明的一個實施例的一個電通路的值的穩定化；圖4以框圖形式，表示了根據本發明的一個實施例的，用來存儲和提取一個二進制代碼的一個電路的例子；圖5表示了，根據本發明的另一個實施例的一個存儲單元隊列的電路圖；
圖6表示了，圖5的所述差異讀取放大器的一個實施例的電路圖；圖7表示了，圖5的所述差異讀取電路的另一個實施例的電路圖；圖8表示了，根據本發明的另一個實施例的一個存儲單元的電路圖；圖9表示了，圖8中使用的一個放大器和一個施密特觸發器的實施的例子；以及圖10表示了，根據本發明的另一個實施例的一個存儲單元的電路圖。
相同的元件在不同的圖中使用相同的標記指代。清晰起見，只有那些對于理解本發明有必要的元件顯示在圖中，并在后文中進行描述。特別地，根據本發明，用于讀取和使用存儲在所述電路中的所述二進制代碼的不同的電路，也沒有詳細描述。本發明可以被實現，無論對該依賴于所述集成電路的物理參數的二進制代碼進行何種操作。進一步地，通過沉淀，蝕刻形成一個多晶硅電阻器的操作沒有詳細描述，本發明在一個按慣例制造的電阻器上可以被實現。
具體實施例方式
本發明的一個特點是探測一個限制要被提取的二進制狀態的電阻間的初始的(本身的)區別，并且確認或穩定化(使不變)這個區別的標志，無論它可能是什么。
在一個應用于時間測量的實施例中，本發明的一個特點是，在提供一個嵌入的二進制代碼的一位的雙穩態的或雙穩態多諧振蕩器類型的每一個讀取或提取元件中，提供一個電參考通路與代表所述嵌入的位的一條電通路進行比較。更特別地，本發明為具有不同時間常數的以電通路形式存儲的一個二進制代碼的每一位，提供，所述對應位的提取的不同結構。
在另一個應用于不同電壓或電流測量的實施例中，本發明的一個特點是通過在一個不變的電流，一個電阻到電壓的轉換，或通過在一個不變的電壓，一個電阻到電流的轉換，引起電阻器之間的差異的讀取。這個讀取，應用于所述初始的(本身的或在制造之后的)狀態，被用于探測電阻之間的差異的標志，這個標志隨后即被確認或穩定化，如下文所示。
圖1表示了根據本發明的一個實施例的一個單元1的電路圖，它用于提取以電通路的形式存儲的一位。
單元1包括在一個電壓施加的兩個終端E和M之間，兩個結構相同的并聯的支路，終端M代表地面。在后文中可以看到，這個供應所述單元的電壓，根據是提取或讀取該位，或是一個典型的步驟來穩定化或確認這個位，是不同的。
第一支路，在該圖的方向中被稱作右手支路，包括，串聯的一個電阻器Rd，一個第一讀取金屬氧化物半導體晶體管MN1d，和一個第二選擇金屬氧化物半導體晶體管MN2d。在電阻器Rd和晶體管MN1d(這個晶體管的所述的漏極)之間的連接，形成一個第一輸出終端Q，被任意地稱作所述直接(非轉化的)輸出終端。第二支路，在該圖的方向中被稱作左手支路，包括，串聯的一個電阻器，Rg，一個第一讀取金屬氧化物半導體晶體管MN1g，和一個第二選擇金屬氧化物半導體晶體管MN2g。在電阻器Rg和晶體管MN1g(這個晶體管的所述的漏極)之間的連接，形成一個第二輸出終端NQ，它是終端Q的反面。晶體管MN1g的柵極被連接到終端Q，而晶體管MN1d的柵極被連接到終端NQ，以得到想要的雙穩態效果。晶體管MN2g和MN2d的柵極被一起連接到一個準備從單元1接收一個用于讀取的選擇信號的終端R上。在顯示出的例子中，所有所述的晶體管具有N通道。
根據本發明，電阻器Rg和Rd，在其制造中，被規定相同尺寸，以具有相同的值。這些電阻器屬于與單元1相關聯的所述電通路。它們，每一個和與它們分別連接的支路相反的一個所述支路的晶體管的柵極，定義一個阻容單元。這些阻容單元分別限制連接終端E到終端Q和NQ的所述電通路的時間常數。
根據本發明，一個單元的工作，如上面已經在讀模式描述的，如下文所述。輸入終端R接收一個讀取配置或提取信號(高態)，開啟所述的兩個晶體管MN2g和MN2d。
然后，一個邊沿(edge)(與這個實施例的偏壓為正的)被施加到上面所述的單元的輸入E。如果所述部件都嚴格的相同，這個邊沿在終端Q和NQ應該是同時出現的。在實踐中，由于技術和制造過程的差異，情況不是這樣的。結果，終端Q和NQ的其中一個經歷電壓升高比另一個要快。這種不平衡啟動了晶體管MN1g和MN1d中的一個。由于這些晶體管的所述柵極相交，第一個啟動的晶體管是其柵極具有最小的時間常數參與到電通路中的晶體管，并且這樣，這個晶體管的漏極電壓增加的比另一個晶體管慢。一旦開啟，這個晶體管MN1使得它的漏極(以及所述的相應的輸出終端Q或NQ)接地，這確定了另一條支路中的晶體管MN1被屏蔽，以及相應的輸出終端上的高狀態。
假設所述時間常數只因為電阻間的差異而不同(或者與電阻間的值的差別相比，其他的差異可以被忽略)，所述具有最低值的電阻產生一個較小的時間常數。
施加在輸入E上的所述提取信號的持續時間是不重要的。它是一個兩狀態“數字”信號，在這個例子中，由所述上升的邊沿引起所述提取或讀取。然后，高態的消失抑制了所述單元的供應，以及所述被存儲的位。
為了使所述代碼不被探測到，并且使它依賴于技術和制造過程的差異，重要的是電阻器Rg和Rd是相同的，并且它們僅有的差異(大體上，不能觀察出)應該在制造的末尾，限制從所述單元中提取的位。即使電阻器Rg以及Rd嚴格地相同，單元1的結構決定著它不能接收一個未確定的狀態。例如，它有必要接收一個狀態，根據其他的差異(晶體管之間，從終端E帶來所述邊沿的所述電通路之間，等等)。
本發明的一個優點已經體現出來，即，讀取一個單元的所述內容，不需要與該單元外部的元件進行比較。
為了保證每一個讀取的該單元狀態(位)的可再生性，根據本發明的另一個特點，可以在第一次讀取時，穩定化這個內容。換而言之，在開始，第一次使用，配置短語或類似的情況下，執行對源于所述物理參數的位的第一次讀取之后，就觸發一個單元穩定化步驟。
在本發明的意義上，穩定化意味著對所述單元的本身的值(由制造產生的)的持續的確認。
為此，根據本發明的一個特點，電阻器Rg和Rd是多晶硅電阻器，它們不同的值可以被提交一個不可逆轉的減小，這將在后文中結合圖2和圖3進行討論。此時，應該提到的是，如果電阻器Rg或Rd被提交一個所謂的穩定化或確認電流，大于它的電阻取最大時的電流，當回到額定工作范圍電流時，它的電阻值會不可逆轉地減小。根據本發明，使用的一個多晶硅電阻器的工作電流的額定范圍小于幾百個微安，并且經常地，小于幾十個微安。所述穩定化電流的幅度相當于幾個毫安的量級。
根據本發明，所述穩定化步驟包括向所述支路的所述電阻器，施加比所述工作電流范圍高的一個電流，該電阻器在第一次讀取中，顯示一個高態(理論上，這表明較小阻值的電阻)。這就確認了所述單元狀態，通過顯著地減小這個電阻的阻值。當然，所述穩定化電流不能被施加到另一個電阻器上，這樣其會經歷一個相同的值的減小，會取消掉所期望的確認效果。
為了在電阻器Rg和Rd中的一個，施加一個穩定化電流，比這個電阻器的工作電流大，終端E被使用在穩定化階段，用于施加一個直流供應電壓Vp(這里，正的)。根據本發明，這個供應電壓大于該單元在讀模式使用的電壓Vr，即，大于施加在終端E上的電壓的高電壓。進一步地，兩個金屬氧化物半導體晶體管MN3d和MN3g(在本例中，N通道)通過分別連接終端Q，NQ到接地，與每一個支路相關聯。所述晶體管的各自的柵極形成所述單元的兩個穩定化控制輸入終端W和NW。晶體管MN3g和MN3d中的單獨一個在所述穩定化步驟中，要被啟動。
晶體管MN3g和MN3d短路所述有關的支路的其他兩個晶體管MN1和MN2，并且施加一個電流流過這個支路的電阻器Rg和Rd。穩定性電壓Vp被選擇，使得流過電阻器Rg和Rd的電流大于這個電阻取最大值時的電流。本發明的這個特點，會在后文中，結合圖2和圖3的描述中更好地體現出來。
所述單元的晶體管MN2g和MN2d在所述穩定性階段(輸入R低態)必須關閉。通過使它們的源極浮動，它們被用來保護讀取晶體管MN1g和MN2g。通過切斷晶體管MN1，晶體管MN2，阻止高電壓Vp通過它們的終端。相應地，根據讀取電壓Vr，晶體管MN1和MN2可以被規定尺寸。只有晶體管MN3g和MN3d需要被規定尺寸來經受用來穩定化所述單元的電壓Vp以及相對較高的電流(與所述讀工作范圍相比)。
圖2表示了根據本發明的用來形成一個單元的電阻器Rd和Rg的多晶硅電阻器的一個實施例。
這樣一個電阻器(在圖2中，用11代表)，由一個多晶硅道組成(也稱作一個條)，通過一層蝕刻沉淀在一個絕緣的基底12上得到。基底12無差別地直接由所述集成電路的基底構成，或者由一類似為電阻器11一樣形成絕緣基底的一絕緣層構成。電阻器11的兩端連接到傳導的道(例如，金屬道)13和14，來連接所述的電阻性的條形到其他集成電路元件。圖2的簡單表示沒有給出一般構成所述集成電路的不同的絕緣和傳導層。簡單起見，只顯示了置于絕緣基底12上的電阻條11，以及電阻條11通過它的上表面的兩端接觸的所述兩個金屬道13和14。實踐中，電阻性元件11到其他集成電路部件的連接由從條形11的末端開始的更寬些的多晶硅道排列得到。換而言之，電阻性元件11通常由使得一個多晶硅道的截面比剩余的截面狹窄些而形成。
元件11的電阻R由以下公式給出R＝ρ(L/s)，其中ρ表示構成所述道的材料的電阻系數(多晶硅，可能有摻雜)，元件11在所述道中被蝕刻，其中L表示元件11的長度，并且s表示它的截面，即它的寬度l乘以它的厚度e。其中，元件11的電阻系數ρ依賴于組成其的多晶硅的可能的摻雜程度。
經常地，一旦組成一個集成電路，所述的電阻器指的是一個所謂的正方電阻(square resistance)R□的概念。這個正方電阻R□定義為所述材料的電阻系數被材料沉淀的厚度除。用以上關系表示元件11的所述電阻，這樣該電阻由以下關系得到R＝R□*L/l。
商L/l對應于被稱作組成電阻性元件11的正方數目。從上面可以看出，這代表，依賴于該技術的給定尺寸的正方的個數，并排地放置來形成元件11。
所述多晶硅電阻的值在制造時就這樣根據以上的參數，被定義了，得到所謂的額定的電阻系數和電阻。一般地，所述多晶硅的厚度e由所述集成電路的其他制造參數設定。例如，這個厚度由所述集成電路金屬氧化物半導體晶體管的柵極需要的厚度設定。
本發明的一個特點是，在一個多晶硅電阻器(Rg或Rd)中，臨時施加一個編程或一個約束電流，大于所述電阻到達最大值的電流，這個電流超過這個電阻的所述的正常工作電流的范圍(在讀模式中)，該多晶硅電阻器的值期望能夠被不能逆轉地減小。換而言之，所述的多晶硅的電阻系數，通過臨時地在對應的電阻性元件中施加一個超過所述工作電流范圍的電流，以一種穩定的、不可逆轉的方式在該工作電流范圍內減小。
本發明的另外一個特點是用于減小電阻值的電流，相反于一個可熔的元件，該電流對于所述多晶硅元件沒有破壞性。
圖3，根據流經圖2中顯示的那種類型的多晶硅元件的電流，以一組曲線給出其電阻，描述本發明的一個實施例，用于通過它的其中一個電阻器的值的減小，來穩定化一個單元。
假設，被用于制造電阻性元件11(Rg或Rd)的所述多晶硅，顯示給定元件11額定的電阻系數，對于給定的尺寸l，L，和e，一個電阻值Rnom。這個額定的(原始的)電阻的值對應于被電阻性元件11在系統的所述的工作電流范圍內，以一個穩定性的方式得到的值，即，一般地，當電流小于100μA。
根據本發明，要減小所述電阻的值，以及以一個不可逆轉的、穩定的方式轉換，例如，到一個小于Rnom的值R1，一個所謂的約束電流(例如，I1)被施加于電阻性元件11，該電流大于元件11的電阻R的值取最大時但不至于無限大的電流Im。如圖3所示，一旦電流I1施加于電阻性元件11，就得到一個穩定的值為R1的電阻，處于所述集成電路的工作電流的范圍A1內。實際上，根據所述電流的電阻曲線Snom對于相對小的電流是穩定的(小于100μA)。對于更加高的電流，約為幾毫安或更高(范圍A2)，這個曲線開始增長。在這個電流范圍內，對應于電流Im，曲線Snom到達一個最大值。然后所述電阻就逐漸減小。圖3描述了對應于通常用來產生熔合的范圍的電流的第三個范圍A3。這些電流為十分之一安培的量級，在該電流下，所述電阻突然地開始增大到無限大。據此，可以認為本發明利用介于工作電流范圍A1和破壞性范圍A3之間的電流范圍A2，來不可逆轉地減小所述電阻的值，或者更明確地，減小所述多晶硅元件的電阻系數。
實際上，一過了根據所述電流的電阻系數曲線Snom的最大值，在所述工作電流范圍內的電阻的取值就會小于值Rnom。所述的新值，例如，R1，依賴于所述電流的更高的值(這里，I1)，這個電流被施加于不可逆轉的電流階段。需要說明的是，本發明執行的所述的不可逆轉的減小發生在一個特定的編程階段，處于所述集成電路的正常的提取操作模式(范圍A1)之外，即，處于所述電阻器的正常的操作之外。
理論上，所述多晶硅電阻的值一被降低到一個較低的值(例如，圖3中的R1)，這個值的不可逆轉的減小就會進一步實現。完成這個，根據所述電流，就足以超過所述電阻的新曲線S1的最大電流I1。例如，所述電流的值可以被增加，到達值I2。當所述電流又一次被減小，所述電阻器在它的正常工作范圍，就得到值R2。值R2比值R1小，當然也比值Rnom小。因此，在如圖1所示的從一個不同的單元中提取一位的應用中，這表示所述引入的穩定化的不可逆轉性。第二個穩定化階段最多只是提高了所述電阻的值的減小，相對于其額定值，并且這樣只是進一步地確認了所述第一檢測的狀態。
可以看到，根據所述電流的所述電阻的所有曲線，在通過了曲線的最大值后，在電阻值的下降范圍內相交。因此，對于一個給定的電阻性元件(ρ，L，s)，必須要到達的電流I1，I2等，轉換到一個較小的電阻是獨立于所述電阻的值的(Rnom，R1，R2)，在該值處發生所述的減小。
以上描述了，所述電阻值實際上對應于組成所述電阻性元件的所述多晶硅的電阻系數的減小。本發明的發明者認為所述多晶硅的晶體結構以一種穩定的方式被修改，并且，在某種程度上，所述材料被軟熔，最終得到的晶體結構依賴于電流所到達的最大值。實際上，所述約束電流引起所述硅元件的溫度的升高，這導致流動。
當然，所述編程電流范圍A2(幾個毫安的量級)不應該被超過，以避免破壞所述多晶硅電阻器。在實踐中，這個警示不會帶來任何問題，因為利用多晶硅制造一個熔絲需要更高的電流(十分之一安培的量級)，一旦所述電路形成，這個電流就不可能達到。
根據本發明的一個多晶硅電阻器的實際形成和一個傳統的電阻器的形成沒有什么不同。從一個絕緣的基座開始，根據所述電阻器需要的尺寸，一多晶硅層被沉淀，蝕刻。因為所述沉淀的多晶硅厚度一般由該技術決定，其可以調節的兩個尺寸是寬度和長度。一般地，一層絕緣體被再次沉淀在這樣得到的多晶硅條形上。在邊相互連接的情況下，由于更寬的道具有更強的傳導性，寬度l被修改。圖2所示的一個從頂到所述條形的末端的通路中，通路被制造在所述多晶硅的上面的絕緣體中(未示出)來連接金屬道13和14觸點。
在實踐中，為了以最小的約束電流得到最大的電阻調節能力，一個最小厚度和最小寬度最好被用于在所述電阻性元件上。在這種情況下，一旦所述的多晶硅結構確定下來，只有長度L限制所述電阻的額定的值。所述多晶硅中的可能的雜質，無論是什么類型的，并不阻礙本發明的實施。由于雜質，唯一的不同就是所述的約束之前的額定的電阻系數，以及為給定的約束電流得到的所述電阻系數。換而言之，對于一個給定尺寸的元件，這個限制著所述電阻值的起始點，并且相應地限制著為給定的約束電流得到的所述電阻值。
為了能夠應用正確的值，施加不同的電流來轉換所述的不同的電阻值到更低的值是預先設定的，例如，通過測量。例如，使用一個通過電流的步進增加的測試電阻器，在每一次增加之后又回到所述的工作電流范圍來測量得到的電阻值。所述的測量的值會遵循曲線Snom。相應地，所述電流(圖3中I1，I2)和相關的電阻(R1，R2)可以被確定。這樣得到的圖表中的值之間的差異，依賴于通過所述約束電流的步進為所述增加選擇的程度。當然這個預定考慮到使用的所述多晶硅的性質，以及優先地，考慮其所述的正方電阻，即，所述材料的電阻系數以及它被沉淀的厚度。實際上，因為圖3描述的曲線也可被看作所述正方電阻的曲線，所以所述計算的值可被變換到由所述電阻性截面的寬和長定義的一個集成電路的不同電阻器。要被施加到所述電阻性元件上以不可逆轉的、穩定的方式減小它的阻值的所述的約束電流的值就可以被預先確定了。這個確定能夠設定用在所述穩定化階段的電壓Vp。應該注意的是，根據需要的結果(所匹配的兩個電阻器中的一個的值顯著地降低)，所述的約束電流的精確性并不關鍵，只要它大于所述電阻器的最大電流Im。優選地，一個合適的安全限度被提供以避免電壓Vp的變化或其他電路公差阻止得到所述值的減小。例如，根據一個穩定性電流，所述電路會被確定參數，提供一個小于額定值的一半的一個電阻值。
所述曲線變化，即，在正常工作中所述電阻值的減小，當一施加所述的相應的約束電流時，幾乎是立即的。“幾乎立即”表明幾十至幾百微秒的持續時間，這段時間足夠向所述的多晶硅條形提供所對應的約束，并且減小它的電阻值。這個經驗值依賴于所述條形的(物理的)尺寸。為了安全，可以選擇幾個毫秒的持續時間。進一步地，可以考慮，一旦達到所述的最小的持續時間，至少在第一數量級，沒有所述約束電流的應用的附加的持續時間修改所得到的電阻。而且，即使給定所述的預定測量，考慮到所述的約束應用的持續時間帶來的影響不能被忽略，所述優選的實施例(預先確定時間和強度的約束值)與考慮所述約束應用的持續時間，極好地兼容。
作為一個實施例的具體例子，一個具有0.225平方微米的橫截面面積(l＝0.9μm，e＝0.25μm)，長L為45微米的N+摻雜的多晶硅電阻被形成。對于使用的所述多晶硅和相應的摻雜，所述額定電阻大約為6300歐姆。這相當于一個每正方大約為126歐姆的電阻(50個正方)。通過對此電阻器施加大于3毫安的電流，引起它的值的減小，在電流達到500微安的操作下穩定。對于一個3.1毫安的電流，所述電阻值被降低到大約4500歐姆。通過對所述電阻器施加一個4毫安的電流，電阻的值被降低到大約3000歐姆。對于從100微秒到多于100秒的約束時間的過程，所得到的電阻值相同。
當然，上述的例子以及針對不同范圍的給定的電流和電阻的數量級關系到現有技術。對于更先進的技術，范圍A1，A2和A3的所述電流可能不一樣(更小)，并且可以被轉換到電流密度。本發明的原理不通過這個被修改。還是存在三個范圍，并且所述的中間的范圍用于迫使所述的電阻系數減小。
本發明的一個好處是它與傳統的金屬氧化物半導體晶體管制造技術兼容。
本發明的另一個好處是集成在所述電阻器中的值對于紫外線不敏感。
本發明的另一個好處是存儲在所述存儲元件中的代碼是光學不可見的，與一個多晶硅電阻器相反，其在硅條形的所述物理損壞使得編程可被探測，該多晶硅電阻器可能會被用做一個熔絲。
本發明的另一個好處是所述被編程的電阻器的值的不可逆轉的修改沒有破壞性，這樣就不會有損壞其他電路部件的風險。這就特別地使得在制造后提供一個所述電阻值的減小，甚至于在它的應用電路的壽命之中。
圖4顯示了一個實施例的集成的存儲電路的電路圖，該電路與圖1表示的那種類型的一些單元1相關聯，來提取一個二進制代碼或超過一些位的代碼。
在這個例子中，所述電路包括電壓Vp或在級別Vr的一個讀取邊沿應用的一個單一的輸入終端2，根據所述工作階段。所述電路提供一個包括超過一個預定的n位的二進制代碼B1，B2，...Bi-1，Bi，...，Bn-1，Bn。每一位Bi被一個單元Ci(i在范圍1到n之間)的一個輸出(例如，Q)提供。在圖4的例子中，雙穩態多諧振蕩器1的不同的輸出Q，被分別地連接到用于存儲所得到的二進制代碼的一個寄存器3的輸入。所述寄存器3的所述連接和結構細節沒有示出，并且和本發明的目的無關。一旦所述二進制代碼被包含在所述寄存器中，它的利用就依賴于所述應用，并且它的實現在本領域一般技術人員的能力范圍之內。
圖4的電路包括一個中央單元4(CU)共享所有單元1。單元4特別地具有置所有單元在讀取或穩定化操作的功能。例如，單元4控制終端2的連接的一個選擇器K，在直流電壓Vp的應用的終端6和終端5之間，在讀模式下，在其上要被施加一個數字信號(Vr幅度的邊沿)來觸發所述的代碼的提取。例如，一個開關P(例如，一個金屬氧化物半導體晶體管)連接終端5到電壓Vr應用的一個終端。
單元4還為單元Ci的終端R產生一個控制信號，來置所述單元在讀取或穩定化配置，以及一個信號來控制開關P。在該示出的例子中，其中所述讀取并聯地執行，單元Ci的所有終端R被一同連接到單元4的所對應的終端。或者，單元Ci在讀模式，為所述不同的位的串聯提取，可以被單獨地尋址(例如，周期性地)。然后，應該確保維持所述提取信號為高態(開關P開啟)，在提取所有位必要的時間之內。
為了實現一個單元的穩定化或確認，有必要第一次從中提取它的內容，并且相應地控制晶體管MN3g和MN3d的傳導。為此，每一個單元Ci在所述穩定化階段，與一個邏輯讀取和譯碼電路7(LOGi)相關聯。
每一個電路7包括兩個檢測輸入，分別連到所述單元的Q和NQ終端，兩個控制輸出，分別連到所述單元的晶體管MN3d和MN3g的控制終端W和NW，以及一個輸入控制終端，用于接收一個信號來控制(激發/使無效)單元4。簡而言之，連接到單元1的電路7的所述輸入/輸出終端將根據這個單元的終端的參考被指定。優選地，所有單元的穩定化并行地執行，通過每一個與它的邏輯電路7相關聯。
當所述代碼必須被穩定化，例如，在所述電路的第一次使用中，或者在制造后的測試階段，一個控制信號STAB/USE由單元4接收，啟動一個穩定化階段。
單元4啟動，引起所有位的提取。為實現這個，它置選擇器K于一個狀態，在該狀態它選擇終端5，啟動晶體管MN2，并激發電路LOGi，就產生一個轉換到加在終端5上的信號的高態。為此，單元4開啟開關P，以具有一個正的邊沿出現在所述單元的終端E上。開關P開啟的時間對應于一個正常的提取的持續時間。在每一個單元，一個狀態0或1就出現在它的Q輸出。優選地，所有單元具有相同值的電阻器對Rg和Rd。
所述穩定化會結合一個單元被描述，但是它的執行對于其他單元，是相似的。
初始時，電路LOGi的輸出W和NW是空閑狀態(低)，使得兩個晶體管MN3都關閉。一旦電路LOGi在其輸入Q或NQ的其中一個探測到一個狀態1，它就轉換它的輸出W，或NW到高態，來開啟晶體管MN3d，或MN3g，并且鎖定這個傳導的狀態以及一個低態在它的另一個輸出NW，或W。對于所述低態的鎖定使得由電路LOGi凍結所述控制，甚至于當開啟轉換晶體管MN3中的一個，反向了所述單元輸出的狀態。或者，當一探測到其上的一個高狀態，可以使對所述Q和NQ的輸入的狀態的探測無效。
根據對應于示出的第一個實施例，單元4，在一個預定的時間之后啟動，該時間選擇的比所述不同的電路LOGi(這樣就依賴于所述單元的不同通路的最大的時間常數，特別地，如果不同的單元具有不同額定值的電阻對)的可能的最大鎖定持續時間長(帶有一個安全級別)，關閉晶體管MN2(在所有輸入R上低態)，隨后轉換選擇器K到終端6。這就導致了在每個單元(對應于最短的探測時間常數)的電阻器的其中一個的一股穩定化電流的流動(大約為幾個毫安)。這個電流被維持，例如，幾個毫秒的持續時間，它具有一個根據圖1的所述電阻器的額定特性的預定的值，如結合圖3描述的一樣。這導致，在每一個單元內，與所述最短的時間常數相關聯的電阻器的值的一個不可逆轉的，穩定的減小，這樣確認所述單元狀態。
然后，通過轉換選擇器K回到終端5(不通過打開開關P觸發一個新的提取)，以及通過無效掉邏輯電路LOGi，單元4使所述穩定化階段無效。單元4也可以轉換輸入R的所述控制信號到一個高態。或者，這個信號為每一個提取階段，置于高態，這就將提取階段之外的消耗減到最小。
每一個單元的狀態這樣就被穩定化了(確認)，所有的都不可檢測到。實際上，每個單元的電阻器Rd和Rg仍具有相同的尺寸。
根據另一個實施例，每一個邏輯電路LOGi在級別Vp和Vr之間與一個選擇器相關聯，并且相應地包括一個控制邏輯。在這種情況下，不需要所有的單元都在同一時間轉換到級別Vp。
理論上，所述穩定化步驟只執行一次。然而，它也可以再次進行。它只確認所述相同的狀態。
本發明的一個好處是，不需要采取特別的防范來區分存儲著所述代碼的電通路。相反，所述電阻器被相同地制造，這進一步增加了所述代碼的隱藏性。
本發明的另一個好處是這樣被存儲的代碼即使通過電源分析也沒有被探測到的風險。實際上，一個單元的消耗在讀取模式保持不變，無論是經歷了值的減小的電阻器Rd還是Rg。
其他的實施例，用于由一個電流或電壓測量讀取的在一個不同的結構中的電阻差異的確認，將在后文進行描述。這些實施例運用了所說明的優點，結合上述利用時間的實施例，特別是那些涉及通過不可逆轉的減小電阻值的，可編程的多晶硅電阻器的使用的實施例。
圖5表示了根據一個實施例的一列存儲單元C1，...Ci，...Cn。此圖描述了將單元與本發明明確的編程電阻器，相聯成一個陣列網絡的可能性。簡單起見，圖5只表示了一列。然而，需要注意的是，可以有多個并行的列。
該列的每一個存儲器單元Ci由兩個并列的支路組成，每一個支路，在一個所述激發信號的應用的終端E和一個準備被一個差異讀取元件15讀取的單獨的終端Q或NQ之間，包括所述列單元選擇的，一個可編程電阻器Rp1i，或Rp2i，以及一個開關(這里，一個N通道的金屬氧化物半導體晶體管)MNS1i，或MNS2i。終端Q和NQ，對應于所述單元排列的輸出終端的差異發大器15的輸入終端，通過用于所述穩定化階段的確認晶體管MNP1和MNP2，被分別接地GND。
不同的存儲器單元Ci就這樣并聯在終端E和終端Q以及NQ之間。在所示的例子中，終端E被分別連接到讀取和穩定化供應電壓Vr和Vp，通過由一個控制電路(未示出)根據所述工作范圍控制的一個開關K。
在顯示的例子中，晶體管MNP1和MNP2分別接收來自于所述控制電路的信號W和NW。或者，在下文中會結合所述差動放大器的一些實施例看到的，信號W和NW可以是一個，并且是相同的穩定化控制信號。
在圖5的電路中，每一個單元的選擇晶體管MNS1i和MNS2i由各自的字線選擇信號WLi被一同控制。這個字線符號被用來指代在一個存儲器面板中的行和列的通常的指代。或者，選擇線WLi的所述信號可以被分成關于另外一個支路的其中一個支路的兩個單獨的選擇信號，特別是如果這是所述穩定化所需要的，當一個單獨的控制信號被同時用于晶體管MNP1和MNP2。
從上述的討論中，我們可以看到每一個單元包括，在一個供應電壓應用的兩個終端之間的，并列的兩個支路，每一個包括一個多晶硅電阻器，以及至少一個讀取開關(MNS)，連接每一個電阻器到一個輸出終端。
差異讀取元件15的不同的實施例，在后文中會結合圖6和圖7進行描述。所述讀取或選擇晶體管被省略，由于用于一個單一列的單元的所述讀取元件的單一性，如圖5所示。
晶體管MNP1和MNP2結合圖5，被更好地表示出。然而，應該注意的是，所述的晶體管實際上并不屬于所述差異讀取元件。
圖6表示了一個差異讀取放大器15的第一個實施例，探測在一個單元的兩個支路之間的電流差異。
圖6是基于兩個互導放大器的使用，每一個包括至少兩個并行的電流鏡像支路。在所示的例子中，三個并聯的支路被提供給所述存儲單元的每一個輸出支路(Q和NQ)。
例如，在終端Q一側(任意地，在圖所示的方向上的左支路一側)，每一個支路包括一個晶體管41G，42G和43G，分別(例如，N通道進金屬氧化物半導體晶體管)被組合作為電流鏡像。晶體管41G連接終端Q到地面，并且是二級管組合的，它的柵極和漏極被相互連接。第二個支路的晶體管42G通過它的源極被連接到終端M，通過它的漏極連接到一個P通道金屬氧化物半導體晶體管44G的漏極，44G的源極被連接到供應讀電壓Vr的線路21’。在第三支路一側，晶體管43G，通過一個P通道金屬氧化物半導體晶體管45G，被連接到供應線路Vr，晶體管43G的源極被接地。
相同的結構被復制在圖的右側的終端NQ的連接。第一支路的晶體管41D也是二極管組合的。第二支路的晶體管44D連接它的柵極到晶體管44G的柵極，在其上它被組合成一個電流鏡像。晶體管44G是二極管組合，它的柵極與它的漏極互連。在第三支路，晶體管45D是二極管組合，它的柵極與它的漏極互連，并且它的柵極被連到左手支路的晶體管45G的柵極。
所述差異測量由一個運算放大器46執行，它的反向和非反向輸入分別被連接到左手第三支路的晶體管45G，43G互連的點47，和右手第二支路的晶體管44D和42D的互連的點48。進一步地，一個測量電阻器R連接放大器46的輸入終端。放大器46的輸出OUT提供所述讀取單元的所述狀態。
圖6的實施例的一個好處是，它能夠消除所述選擇金屬氧化物半導體晶體管的結構上的不對稱，并且，更加精確地說，是在所述電路中出現的電容的不對稱。這樣，它就是一個純電阻測量放大器。
應該注意的是，類似于為圖6的放大器46提供供電，只有讀取電壓Vr供應所述電流鏡像。
圖7顯示了應用于圖5的存儲單元的差異讀取放大器的另外一個實施例。這里，所述讀取執行在電壓上。所述放大器由兩個金屬氧化物半導體晶體管(這里，N通道51G和51D)組成，分別連接終端Q和NQ到地面M，其中一個晶體管(如，51G)是二極管組合的，并且，晶體管51G和51D的柵極被互連。這樣，它就是一個電流鏡像，平衡在讀取模式中通過終端Q和NQ的電壓。所述電流鏡像放大所述移位，所述左手支路為另外一個支路設定所述電流。相應地，如果所選定的單元的所述左手支路Q的電阻，比這個單元的右手支路的電阻小，一個更強的電流就流過這個左手支路。因為另一個支路的電流鏡像流過相同的電流，它的電阻更強這個事實就導致電壓讀取點A下降到一個低電壓(地面，忽略處在開啟狀態的晶體管的串聯的電阻)。點A被連接到一個讀取金屬氧化物半導體晶體管52的柵極，與一個持續的電流源53串聯在應用讀取電壓Vr的終端21’和地面M之間。晶體管52和終端53之間的交點可以通過一個反向器54，它的輸出終端提供一個所選擇的單元的狀態。當點A處于一個接近地面的電壓，晶體管52關閉。在相反情況下，這個晶體管開啟。這樣，所述差異讀取放大器的輸出OUT的A轉換就這樣有效地得到了。
根據另一個實施例，所述讀取點(晶體管52的柵極)被連接到線路Q，如果所述線路的晶體管51D是二極管組合的晶體管。
類似于為圖6的組合，當其中一個存儲器單元需要執行穩定化時，所述單元通過它的信號WLi(圖5)被選擇，并且，多晶硅電阻器的值希望被減小的支路的所述晶體管MNP1或MNP2，被開啟(信號Pg1和Pg2)。
圖8顯示了根據本發明的一個提取單元的另一個實施例。這個單元基于一個滯后比較器或發大器(一般被稱作施密特觸發器)61的應用，與一個差異讀取元件形成在同一時刻。
類似于其他的實施例，所述單元包括兩個并聯的支路，每一個包括，在終端E和一個供應電壓的應用的終端M之間串聯的，一個電阻性區分元件RP1，RP2以及至少一個開關，組成確認晶體管MNP1，MNP2。在圖8的例中，每一個支路還包括，為了它的讀取，一個P通道金屬氧化物半導體晶體管62G，62D，分別連接終端E到電阻性元件RP1，RP2的一個第一終端，以及一個N通道金屬氧化物半導體晶體管63G，63D分別連接電阻性元件RP1，RP2的另外一個終端到地面M。晶體管63G和63D的柵極分別連接到對面的晶體管的漏極上，即，連接到編程晶體管MNP1和MNP2的各自的漏極上。
電阻性元件RP1和RP2，每一個分別由兩個電阻器串聯構成，RP11，RP12和RP21，RP22，各自的連接點被連接到施密特觸發器61的非反向和反向輸入。所述施密特觸發器的輸出被分別連接到晶體管62G和62D的柵極。
陽性終端E，通過一個開關電路K，被連接到電壓Vp和Vr。這里，一個可選的開關電路被示出，兩個開關K1和K2分別連接應用電壓Vr和Vp的終端21’和22”到終端E。當然，開關K1和K2不同時接通。
在讀取模式，所述單元一被供應電壓Vr，施密特觸發器61開啟所述兩個晶體管62G和62D。所述單元底部的所述雙穩態多諧振蕩器組合(晶體管63G和63D)探測電阻器RP1和RP2之間的不平衡。觸發器61讀取這個不平衡，關閉具有最高電阻值的RP1或RP2的支路上的晶體管62G或62D。
圖8的存儲單元的一個好處是，一旦所述讀操作執行，沒有電流流過所述單元。
觸發器61存在的一個好處是，它能夠探測一個小的不平衡，而不用等待雙穩態多諧振蕩器63G和63D完全關閉晶體管63G和63D的其中一個。
在所示的例子中，所述單元的直接的和反向的輸出Q和NQ，分別由晶體管63D和63G的柵極組成。或者，可選的，如圖8中虛線所示，晶體管62G和62D的柵極(所述施密特觸發器的輸出)也可以用作單元輸出。
為了確認所述單元的初始(制造)狀態，信號Pg1和Pg2被交錯。晶體管MNP1和MNP2同時開啟。所述編程或穩定化就通過減小電阻RP1或RP2的電阻值，確認了所述初始狀態，電阻RP1或RP2在制造之后的狀態，就已經顯示出稍微低些的阻值。
應該注意的是，圖8的實施例與一個單一的供應電壓的使用兼容，所述電壓就被設定到穩定化或編程電壓Vp的級別。實際上，在讀取模式，所述狀態一被所述施密特觸發器確認，就不存在編程所述電阻的風險，因為這里沒有電流。為此，必須確定所述讀取電流不能持續足夠于引起一個編程的時間。換而言之，所述單元供應電壓的應用的持續時間必須選擇的足夠短，與一個單一的供應電壓的使用相兼容。
在兩個電壓都使用的情況下，施密特觸發器61被電壓Vr供給。
圖9顯示了圖8中施密特觸發器61的一個實施例。所述觸發器包括，在由電壓Vp和Vr(終端21)供給的電流源64和地面M之間的兩個并聯的對稱的結構。每一個結構，在源64的輸出終端65和地面之間，包括一個P通道金屬氧化物半導體晶體管66D或66G，它們的柵極分別形成所述反向和非反向輸入終端一和+，并且它們的漏極分別形成連接到晶體管62G和62D的柵極的所述輸出終端。終端62G和62D中的每一個，被連接到地面M，通過串聯的兩個N通道金屬氧化物半導體晶體管67G，68G和67D，68D。晶體管67G和67D是二極管組合的，它們的柵極和漏極分別被互連。晶體管68G和68D的柵極被分別連接到對面支路的晶體管67D和67G的漏極。一個N通道金屬氧化物半導體晶體管69G或69D，在晶體管67G和67D上，被分別組合成一個電流鏡像。這些晶體管在終端62D和62G之間被分別連接，并且，通過兩個N通道金屬氧化物半導體晶體管70G或70D，分別接地M，來保證在讀取中的所述滯后。晶體管70G和70D的柵極接收一個控制信號CT，只有在讀取中是能作用的，并且關閉晶體管70G和70D，以避免在讀取后放大器中的消耗。
如圖9所示的，一個施密特觸發器61的工作，是公知的。在所述-或+輸入(晶體管66D和66G的柵極)的其中一個的電壓級別之間一產生不平衡，這個不平衡就被鎖定，由于所述集合的較低部分的交叉的電流鏡像結構。
圖10顯示了根據本發明的一個單元的第三個實施例。
所述實際的單元C包括兩個并聯的支路，每一個由一個P通道金屬氧化物半導體晶體管81G，81D，一個編程電阻器RP1，RP2，一個N通道金屬氧化物半導體晶體管82G，82D構成，在通過一個P通道金屬氧化物半導體晶體管84連接到一個讀取供應電壓Vr(終端21’)的終端83和地面M之間。晶體管84希望被一個信號COM控制，以在讀取中供應所述結構。當關閉狀態，前面描述的并聯支路中不產生任何消耗。信號COM也被送到分別被連接在晶體管81G，81D的柵極和地面之間的，兩個N通道金屬氧化物半導體晶體管85G，85D的柵極。晶體管81G和82G的柵極被互連到晶體管82D的漏極，而晶體管81D和82D的柵極被互連到晶體管82G的漏極，來穩定所述讀取狀態。
晶體管82對面的電阻器RP1和RP2的終端24，26被分別通過P通道選擇金屬氧化物半導體晶體管MPS1和MPS2，連接到所述單元的輸出終端Q和NQ。或者，終端Q和NQ被通過輸出放大器或級別適配器86G和86D相連接，86G和86D產生所述結構的位線的邏輯狀態信號LOGi和NLOGi。選擇晶體管MPS1和MPS2由一個如圖5所示的隊列類型的單元的選擇信號ROW來控制。對于對單元的簡單的讀取，上述結構能夠有效地在終端Q和NQ上，獲得所述單元的被編程狀態，由電阻RP1和RP2的值的差異識別，雖然它可能很細微。這個差異被放大，而且所述單元的狀態由于它的交叉結構被穩定化。
如圖10所示的一個單元的所述穩定化，通過兩個穩定化晶體管MPP1和MPP2(這里，P通道金屬氧化物半導體晶體管)來執行，它們的漏極被分別連接到終端Q和NQ(如前面的圖中所示)，它們的源極分別要接收穩定化電壓Vp。晶體管MPP1和MPP2的柵極接收信號Pg1和Pg2。然而，應該注意的是，因為涉及到P通道金屬氧化物半導體晶體管，這些信號的狀態必須根據前述的使用N通道金屬氧化物半導體晶體管的結構反向。
在單元選擇之前，晶體管MPS1和MPS2都被信號ROW屏蔽。這個結構就這樣被隔離。
一個讀操作開始，通過設定信號COM的狀態為高態，這施加一個低級別到所述單元結構的所有節點。當信號COM被重置，晶體管81D和85D的柵極通過電阻器RP1被充電，而晶體管81G和85G的柵極通過電阻器RP2被充電，所述柵極電容通過對稱而相等。假設電阻器RP1取最低的值，晶體管82G的漏極得到一個大于晶體管82D的漏極的電壓。這個反應被放大，來提供一個高級別在終端24上，以及一個低級別在終端26上。這個操作只進行一次，只要保持著供應電壓Vr。
要從這個單元讀取，這個單元通過設定信號ROW的高態被選擇。晶體管MPS1和MPS2就開啟了，能夠傳輸節點24和26的狀態到終端Q和NQ，并且到產生邏輯輸出信號LOGi和NLOGi的所述位線N和NQ。
為了穩定化圖10所示的單元，從一個狀態開始，在該狀態選擇晶體管MPS1和MPS2關閉。信號COM被轉換到高狀態，使得晶體管82G和82D的漏極分別接地。因為，晶體管42關閉，不可能有任何電流泄漏到供應Vr。
一個足夠的電壓級別(Vp)就這樣被施加，通過在終端Q或NQ上的晶體管MPP1和MPP2中的一個，根據期望通過不可逆轉地降低阻值來被編程的所述電阻器RP1或RP2。然后，晶體管MPS1和MPS2被信號ROW的轉換關閉。所述編程電壓立即被傳輸到要被編程的電阻器上，而對面的節點NQ或Q保持浮動。
所述編程和讀取電壓，如在下文中要討論的，可以有所不同。
在圖10所示的集合中，晶體管MPP1和MPP2的源極各自連接到由編程電壓Vp供應的輸出元件87G和87D的輸出。輸出元件87G和87D的輸入通過一個輸出放大器88，分別接收電壓Vp，88的輸入接收一個二進制信號PRG，來觸發一個編程，并且，其輸出被直接地連接到放大器87G的輸入，同時，通過一個由電壓Vp供應的反向器89，連接到放大器87D的輸入。反向器89的功能是根據信號PRG的狀態，選擇被提交到電壓Vp的支路。在這種情況下，晶體管MPP1和MPP2可以通過同一個信號被控制。沒有反向器89時，單獨的信號Pg1和Pg2被使用。
為了在所述選樣晶體管開啟時，避免由于預加壓在所述結構的不可控制的線上所述單元狀態發生偶然的轉變，提供兩個晶體管，分別是90G和90D(這里，N通道金屬氧化物半導體晶體管)，分別連接線Q和NQ接地。這些晶體管被同時控制，通過信號W和R的結合，分別被一個寫階段的高狀態，和一個讀取階段的高狀態表示。這兩個信號被一個異或非(XNOR)柵極91組合，其輸出在驅動晶體管90G和90D的柵極之前，通過由電壓Vp供應的一個多級放大器92。這個結構能夠使節點Q和NQ在每一次讀操作前接地。
圖10的所述結構的控制信號的產生，根據前面的功能性描述在本領域一般技術人員的能力范圍之內。
當然，本發明可能有不同的變化，修改和改進，這對于本領域一般技術人員很容易進行。特別地，設定所述多晶硅電阻器的大小以得到一個額定值，依賴于所述應用，并且根據以上描述的功能說明，在本領域一般技術人員的能力范圍之內。進一步地，實施本發明的所述電壓或電流約束的值，根據以上描述的功能說明，也在本領域一般技術人員的能力范圍之內。進一步地，雖然本發明結合N通道金屬氧化物半導體晶體管進行描述，它的結構可以很容易地被轉換成P通道金屬氧化物半導體晶體管，所述單元電阻器就被連接到最低的(負的)供應電壓。最后，應該注意的是，本發明能夠被很容易地從一個技術變換到另一個技術。
權利要求
1.一個集成單元(1)，用于根據兩個電阻器(Rd，Rg；Rp1，Rp2)的值之間的差異，來提取一個二進制值，包括連接裝置，用于二進制讀取所述的電阻器之間值的差異的標志；以及連接裝置，用于修改所述電阻的其中一個的值，使得所述值的差異的標志不變。
2.根據權利要求1所述的單元，集成裝置，用于二進制地讀取所述的電阻器(Rd，Rg；Rp1，Rp2)之間值的差異的標志。
3.根據權利要求1或2所述的單元，其中所述的值的修改包括，在所述單元的讀取工作電流范圍內，以不可逆轉的以及穩定的方式，減小所述電阻器(Rd，Rg；Rp1，Rp2)的其中一個的值。
4.根據權利要求1至3中任何一個所述的單元，其中所述電阻器(Rd，Rg；Rp1，Rp2)由多晶硅制造，并且按一定尺寸使它們具有相同的額定值。
5.根據權利要求3和4所述的單元，其中，所述的值的減小，由在相應的電阻器(Rd，Rg)中，臨時地施加一個電流引起，該電流大于所述電阻器的值取最大時的電流。
6.根據權利要求1至5中任何一個所述的單元(1)，用于根據在兩個電通路中的一個觸發信號的邊沿的傳播，來提取一個二進制值，包括兩個電壓供應終端(2，3)之間的兩個并聯的支路，每一個支路串聯地包括所述的電阻器(Rd，Rg)中的一個，用于區分所述電通路；一個讀取晶體管(MN1d，MN1g)，所述電阻器與每一個支路的所述讀取晶體管之間的交點確定所述單元的一個輸出終端(Q，NQ)，以及每一個支路的所述讀取晶體管的柵極被連接到另一個支路的所述輸出終端；以及一個選擇晶體管(MN2d，MN2g)。
7.根據權利要求6所述的單元，其中每一個支路進一步包括一個穩定化晶體管(MN3d，MN3g)，連接它的輸出終端(Q，NQ)到所述終端(3)，該終端另一頭有一個電壓施加并連接所涉及的支路的所述電阻器(Rd，Rg)。
8.根據權利要求3和7所述的單元，其中所述穩定化晶體管(MN3d，MN3g)用來引起所述電阻器(Rd，Rg)中的其中一個的值的減小。
9.根據權利要求6至8中任何一個所述的單元，其中所述電壓從初始單元狀態的一個相對較低的讀取電壓(Vr)和一個相對較高的穩定化電壓(Vp)中選擇出來。
10.根據權利要求1至5中任何一個所述的單元，包括兩個并聯支路，每一個包括所述電阻器(RP1，RP2)中的一個，被連接在一個第一供應終端(E)和一個用于區分讀取所述單元狀態的終端(4，6)之間；以及至少一個編程開關(MNP1，MNP2；MPP1，MPP2)，連接所述讀取終端中的一個到所述供應電壓應用的第二終端(M)上。
11.根據權利要求10所述的存儲器單元，其中每一個支路包括一個編程開關(MNP1，MNP2；MPP1，MPP2)。
12.根據權利要求10或11所述的存儲器單元，其中所述供應終端(E，M)中的其中一個，通過一個選擇器(K)，被連接到至少兩個供應電壓，其中一個相對較低的讀取操作供應電壓(Vr)和一個相對較高的穩定化供應電壓(Vp)。
13.根據權利要求10至12中任何一個所述的存儲器單元，其中至少一個選擇晶體管(MNS1，MNS2；MPP1，MPP2)與每一個所述電阻器串聯相連在所述的第一供應終端(E)和所述對應的讀取終端(4，6)之間。
14.根據權利要求10至13中任何一個所述的存儲器單元，其中每一個所述的電阻器通過一個鎖存器(63G，63D；85G，85D)，被連接到所述的第二供應終端(M)，其中鎖存器的控制終端被連接到另外一個支路的所述電阻器。
15.根據權利要求10至14中任何一個所述的存儲器單元，包括一個差動放大器(61，5)，用于讀取所述單元狀態。
16.根據權利要求10至15中任何一個所述的存儲器單元，其中每一個支路，在它的電阻器(Rp1，Rp2)的任一邊，分別包括一個N通道晶體管(82G，82D)和一個P通道晶體管(81G，81D)，它們的柵極被一起連接到另一個支路的所述電阻器的終端。
17.用于編程根據權利要求1至16中任何一個的所述存儲器單元的一個方法，包括，為了使兩個電阻之間的差異的標志不可逆轉，暫時地在其中一個電阻器上，施加一個穩定化電流，該電流大于涉及的支路的電阻器的值呈現最大時的電流。
18.根據權利要求17所述的方法，包括下列步驟逐步地增加所選擇的電阻器中的電流；以及在一較高電流每一次施加以后，測量在這個電阻器的工作讀取狀態下的值。
19.根據權利要求17或18所述的方法，包括，使用一個穩定化電流和期望的最終電阻之間的對應關系的一個預定的表，向所述被選擇的編程電阻器，施加適合的編程電流。
20.用于控制根據權利要求6至16中任何一個的單元(1)的值的穩定化的方法，包括下列步驟引起對所述單元的一個初始狀態的讀取；以及暫時地向與提供一個高輸出狀態的所述支路相聯系的所述電阻器，施加一個約束電流，該電流大于所述電阻的值呈現最大時的電流(Im)。
21.根據權利要求20所述的方法，其中所述約束電流從所述約束電流和期望的最終電阻之間的對應關系的一個預定的表中選擇出來。
22.一個電路，用于在一個集成電路芯片中存儲和從其提取超過n位的一個二進制代碼，包括根據權利要求1至16中任何一個的n個單元(1)；以及一個中央控制單元(4)。
23.根據權利要求22所述的電路，其中所述單元(1)中包含的所述n位被并行地提取。
24.一個用于識別一個集成電路芯片的電路，包括權利要求22或23所述的電路。
全文摘要
本發明涉及一個集成單元(1)，用于根據兩個電阻器(Rd，Rg)之間值的差異，提取一個二進制值，包括連接裝置，用于二進制讀取所述的電阻器之間值的差異的標志，以及連接裝置，用于修改所述電阻器的其中一個的值，使得所述值的差異的標志不變。
文檔編號G11C17/14GK1630912SQ03803698
公開日2005年6月22日 申請日期2003年2月11日 優先權日2002年2月11日
發明者米歇爾·巴杜耶, 皮埃爾·里佐, 亞歷山大·馬勒布, 呂克·維達爾 申請人:意法半導體有限公司