系統(tǒng)組合型半導(dǎo)體裝置的制作方法

專利名稱：系統(tǒng)組合型半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將多個(gè)半導(dǎo)體芯片相互連接封裝到1個(gè)管殼中的系統(tǒng)組合(System in a Package)型半導(dǎo)體裝置(以下，稱為SiP型半導(dǎo)體裝置)。
背景技術(shù)：
在SiP型半導(dǎo)體裝置中，作為多個(gè)半導(dǎo)體芯片，將邏輯芯片和1個(gè)以上的存儲(chǔ)器芯片(例如DRAM芯片、SRAM芯片、閃速存儲(chǔ)器芯片等)相互連接而封裝到1個(gè)管殼中。并且，將邏輯芯片與外部連接端子連接，存儲(chǔ)器芯片通過邏輯芯片與外部連接端子連接(例如，特許文獻(xiàn)1)。
特許文獻(xiàn)1特開平10-28377號(hào)公報(bào)(0021、圖1)。
然而，在半導(dǎo)體裝置中，為了進(jìn)行組合狀態(tài)下的測(cè)試或篩選初始不良品，在產(chǎn)品出廠時(shí)等必須進(jìn)行壽命加速試驗(yàn)。但是，在SiP型半導(dǎo)體裝置中，由于存儲(chǔ)器芯片的輸入輸出不能直接與外部進(jìn)行，必須通過邏輯芯片進(jìn)行，所以，雖然邏輯芯片的單獨(dú)測(cè)試可以進(jìn)行，但存儲(chǔ)器芯片的單獨(dú)測(cè)試則不能進(jìn)行。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述情況而提案的，目的旨在提供具有可以從外部直接進(jìn)行存儲(chǔ)器芯片的單獨(dú)測(cè)試的測(cè)試功能的SiP型半導(dǎo)體裝置。
為了達(dá)到上述目的，本發(fā)明的系統(tǒng)組合型半導(dǎo)體裝置是將搭載存儲(chǔ)電路的存儲(chǔ)器芯片和搭載與上述存儲(chǔ)電路電氣連接的邏輯電路的邏輯芯片通過將上述邏輯電路和管殼的外部連接端子連接而封裝的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于設(shè)置了實(shí)施各種測(cè)試的測(cè)試電路，在從設(shè)置在上述外部連接端子上的模式端子輸入上述邏輯芯片和上述存儲(chǔ)器芯片中的某一方的模式信號(hào)表示通常動(dòng)作模式時(shí)，上述邏輯電路可以使用訪問上述存儲(chǔ)電路的訪問路徑，另一方面，在上述模式信號(hào)表示測(cè)試模式時(shí)或特別的情況時(shí)，可以從上述邏輯電路中取得上述訪問路徑訪問上述存儲(chǔ)電路。
按照本發(fā)明，設(shè)置在邏輯芯片和存儲(chǔ)器芯片中的某一方上的測(cè)試電路在從外部連接端子輸入的模式信號(hào)表示測(cè)試模式時(shí)就從邏輯電路中取出訪問存儲(chǔ)電路的訪問路徑，使用該訪問路徑訪問上述存儲(chǔ)電路，進(jìn)行在使存儲(chǔ)電路的內(nèi)部電壓升壓的狀態(tài)下的壽命加速試驗(yàn)，或進(jìn)行測(cè)試數(shù)據(jù)的解壓處理并寫入存儲(chǔ)電路、將讀出的數(shù)據(jù)進(jìn)行壓縮處理從而進(jìn)行是否良好的判斷的多位測(cè)試。另外，在電源接通時(shí)或接通之后，從邏輯電路中取出訪問存儲(chǔ)電路的訪問路徑，使用該訪問路徑訪問上述存儲(chǔ)電路，進(jìn)行自診斷處理。


圖1是表示應(yīng)用本發(fā)明的SiP型半導(dǎo)體裝置的一例的結(jié)構(gòu)概念圖。
圖2是作為本發(fā)明的實(shí)施例1的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。
圖3是表示圖2所示的測(cè)試電路的詳細(xì)結(jié)構(gòu)的框圖。
圖4是表示構(gòu)成圖2所示的存儲(chǔ)電路的DRAM的結(jié)構(gòu)例的框圖。
圖5是表示向圖4所示的DRAM讀入的讀入動(dòng)作的時(shí)間圖。
圖6是表示向圖4所示的DRAM寫入的寫入動(dòng)作的時(shí)間圖。
圖7是表示圖2所示的測(cè)試電路的具體的結(jié)構(gòu)例的框圖。
圖8是說明圖7所示的壽命加速試驗(yàn)電路的動(dòng)作的流程圖。
圖9是說明圖7所示的解壓電路的動(dòng)作的圖。
圖10是說明圖7所示的壓縮電路的動(dòng)作的圖。
圖11是作為本發(fā)明的實(shí)施例2的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。
圖12是作為本發(fā)明的實(shí)施例3的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。
圖13是作為本發(fā)明的實(shí)施例4的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。
圖14是作為本發(fā)明的實(shí)施例5的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。
發(fā)明的
具體實(shí)施例方式
下面，參照附圖詳細(xì)說明本發(fā)明的SiP型半導(dǎo)體裝置的極佳的實(shí)施例。
實(shí)施例1.
圖1是表示應(yīng)用本發(fā)明的SiP型半導(dǎo)體裝置的一例的結(jié)構(gòu)概念圖。應(yīng)用本發(fā)明的SiP型半導(dǎo)體裝置，例如，如圖1所示，在搭載了微處理器等邏輯電路的邏輯芯片1上，將搭載了DRAM等存儲(chǔ)電路的存儲(chǔ)器芯片2以芯片摞芯片的結(jié)構(gòu)相互重疊配置的狀態(tài)封裝到1個(gè)管殼中。并且，存儲(chǔ)器芯片2的輸入輸出端通過布線3與邏輯芯片1連接，作為邏輯芯片1的輸入輸出端的一部分，成為通過布線4與外部連接端子連接端子連接的結(jié)構(gòu)。作為SiP型半導(dǎo)體裝置，除此之外，還有例如將邏輯芯片1還存儲(chǔ)器芯片2在平面上橫向排列而配置的結(jié)構(gòu)，但是，連接狀態(tài)相同。
在本發(fā)明中，表示了在這樣的SiP型半導(dǎo)體裝置中以各種形式組裝了可以從外部直接進(jìn)行存儲(chǔ)器芯片2的單獨(dú)測(cè)試的測(cè)試功能的結(jié)構(gòu)例。但是，在以下所示的各實(shí)施例中，為了便于說明，采用邏輯芯片和存儲(chǔ)器芯片在平面上橫向排列而配置的結(jié)構(gòu)。
圖2是作為本發(fā)明實(shí)施例1的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。圖3是表示圖2所示的測(cè)試電路的詳細(xì)結(jié)構(gòu)的框圖。圖2所示的SiP型半導(dǎo)體裝置10由邏輯芯片11和存儲(chǔ)器芯片12構(gòu)成。邏輯芯片11通過布線13與外部連接端子連接，并通過布線17與存儲(chǔ)器芯片12連接。
在存儲(chǔ)器芯片12上，作為存儲(chǔ)電路14，搭載了例如動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM)。另一方面，在邏輯芯片11上，除了邏輯電路15外，還以介于邏輯電路15與存儲(chǔ)電路14之間的形式搭載了測(cè)試電路16。
即，測(cè)試電路16在邏輯芯片11內(nèi)與邏輯電路15電氣連接，同時(shí)通過布線13和邏輯電路15一起與外部連接端子連接。另外，測(cè)試電路16通過蒎17與存儲(chǔ)器芯片12上的存儲(chǔ)電路14連接。因此，外部連接端子由供給邏輯電路15的通常動(dòng)作時(shí)的信號(hào)端子和供給測(cè)試電路16的測(cè)試模式時(shí)的測(cè)試信號(hào)18的端子構(gòu)成。
測(cè)試電路16將布線17作為向存儲(chǔ)電路14的共同的訪問路徑使用，在通常動(dòng)作時(shí)，將邏輯電路15的輸出信號(hào)等向布線17上輸出，在測(cè)試時(shí)，按照測(cè)試信號(hào)18向布線17上輸出測(cè)試控制信號(hào)。
如圖3所示，測(cè)試電路16由存儲(chǔ)器測(cè)試電路21和選擇電路22構(gòu)成。作為測(cè)試信號(hào)18，示例了模式信號(hào)25、讀入/寫入的地址信號(hào)26、測(cè)試寫入數(shù)據(jù)信號(hào)27、讀出的測(cè)試數(shù)據(jù)信號(hào)28、判斷結(jié)果信號(hào)29和訪問控制信號(hào)24。
選擇電路22在從外部連接端子輸入的模式信號(hào)25是“測(cè)試模式”時(shí)可以訪問通過布線17直接連接在存儲(chǔ)器測(cè)試電路21和存儲(chǔ)電路14之間的存儲(chǔ)器測(cè)試電路21的存儲(chǔ)電路14，在是“通常動(dòng)作模式”時(shí)可以訪問通過布線17直接連接在邏輯電路15和存儲(chǔ)電路14之間的邏輯電路15的存儲(chǔ)電路14。
存儲(chǔ)器測(cè)試電路21在從外部連接端子輸入的模式信號(hào)25是“測(cè)試模式”時(shí)根據(jù)從外部連接端子輸入的讀入/寫入的地址信號(hào)26、測(cè)試寫入數(shù)據(jù)信號(hào)27和訪問控制信號(hào)，通過選擇電路22使用布線17訪問存儲(chǔ)電路14，提高存儲(chǔ)電路14的內(nèi)部電壓成為向存儲(chǔ)電路14施加應(yīng)力的狀態(tài)，進(jìn)行和單元檢驗(yàn)器一樣的讀入/寫入動(dòng)作，實(shí)施壽命加速試驗(yàn)。存儲(chǔ)器測(cè)試電路21將在該測(cè)試時(shí)讀出的測(cè)試數(shù)據(jù)信號(hào)28向外部連接端子輸出。
另外，存儲(chǔ)器測(cè)試電路21在從外部連接端子輸入的模式信號(hào)25是“多位測(cè)試模式”時(shí)同樣從邏輯電路15中取出訪問存儲(chǔ)電路14的訪問路徑，將測(cè)試數(shù)據(jù)解壓，寫入存儲(chǔ)電路14，將讀出的數(shù)據(jù)壓縮，判斷是否良好，不將判斷結(jié)果信號(hào)29與讀出的測(cè)試數(shù)據(jù)信號(hào)28一起向外部連接端子輸出。
另外，存儲(chǔ)器測(cè)試電路21具有在電源接通時(shí)或接通之后隨時(shí)從邏輯電路15中取出訪問存儲(chǔ)電路14的訪問路徑、發(fā)生各種測(cè)試圖形、通過選擇電路22寫入存儲(chǔ)電路14并將寫入數(shù)據(jù)與讀出數(shù)據(jù)進(jìn)行比較而檢測(cè)不良位的自診斷(BISTbuilt-in self-test)功能。
并且，具有自診斷(BIST)功能時(shí)，在該SiP型半導(dǎo)體裝置10中設(shè)置第2存儲(chǔ)器芯片，在搭載在該第2存儲(chǔ)芯片上的第2存儲(chǔ)電路中存儲(chǔ)在DIST時(shí)檢測(cè)的不良位的地址信息。這樣，就可以避開不良位而訪問備用部分，所以，可以實(shí)現(xiàn)與切除不良地址的熔絲相同的操作，從而可以進(jìn)行不良位的修補(bǔ)。也可以不設(shè)置第2存儲(chǔ)器芯片，而將不良位的地址信息存儲(chǔ)到存儲(chǔ)電路14的內(nèi)部。
另外，如果這樣設(shè)置第2存儲(chǔ)器芯片，制造工序不復(fù)雜，另外，通過將邏輯電路15作為存儲(chǔ)電路14和第2存儲(chǔ)電路的共用電路，可以不增大第2存儲(chǔ)器芯片的芯片面積，即，不會(huì)降低合格率，所以，可以低成本地內(nèi)置第2存儲(chǔ)器芯片。作為第2存儲(chǔ)電路，可以使用閃存存儲(chǔ)器或DRAM、靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)。
下面，參照?qǐng)D4～圖8具體說明測(cè)試電路16。圖4是表示構(gòu)成圖2所示的存儲(chǔ)電路14的DRAM的結(jié)構(gòu)例的框圖。圖5和圖6是表示對(duì)圖4所示的DRAM的讀入/寫入動(dòng)作的時(shí)間圖。圖7是表示圖2所示的測(cè)試電路16的具體的結(jié)構(gòu)例的框圖。圖8是說明圖7所示的壽命加速試驗(yàn)電路75的動(dòng)作的流程圖。圖9是說明圖7所示的解壓電路73的動(dòng)作的圖。圖10是說明圖7所示的壓縮電路的動(dòng)作的圖。在圖7中，省略了自診斷(BIST)功能。
圖4所示的作為存儲(chǔ)電路14的DRAM具有2個(gè)存儲(chǔ)器單元陣列55和56。它們分別具有32兆字節(jié)(Mb)的容量，設(shè)存儲(chǔ)器單元陣列55為存儲(chǔ)體#0，存儲(chǔ)器單元陣列56為存儲(chǔ)體#1。
該DRAM，作為輸入輸出端子，具有地址信號(hào)A0-11的輸入端子41、指定存儲(chǔ)體#0和存儲(chǔ)體#1中的某一個(gè)的存儲(chǔ)體選擇信號(hào)BA0的輸入端子421動(dòng)作時(shí)鐘CLK的輸入端子43、切換動(dòng)作時(shí)鐘CLK的使用狀態(tài)的控制信號(hào)CKE的輸入端子44、芯片選擇信號(hào)ZCS的輸入端子45、行地址選通信號(hào)ZRAS的輸入端子46、列地址選通信號(hào)ZCAS的輸入端子47、寫入允許信號(hào)ZWE的輸入端子48、寫入數(shù)據(jù)信號(hào)DQM0-15的輸入端子49和讀出數(shù)據(jù)信號(hào)DQ0-127的輸出端子50。存儲(chǔ)體選擇信號(hào)BA0表示指定存儲(chǔ)體#0。指定存儲(chǔ)體#1時(shí)，就成為BA1。
并且，作為2個(gè)存儲(chǔ)器單元陣列55、56的周邊電路，具有時(shí)鐘緩沖器51、地址緩沖器52、控制信號(hào)緩沖器53、控制電路54和I/O緩沖器57。
時(shí)鐘緩沖器51將求從輸入端子43、44輸入的動(dòng)作時(shí)鐘CLK和控制信號(hào)CKE的邏輯積的信號(hào)向地址緩沖器52、控制信號(hào)緩沖器53和控制電路54輸出。地址緩沖器52將從輸入端子41、42輸入的地址信號(hào)A0-11和存儲(chǔ)體選擇信號(hào)BA0根據(jù)時(shí)鐘緩沖器51的輸出向控制電路54輸出。
控制信號(hào)緩沖器53將從輸入端子45～49輸入的芯片選擇信號(hào)ZCS、行地址選通信號(hào)ZRAS、列地址選通信號(hào)ZCAS、寫入允許信號(hào)ZWE和寫入數(shù)據(jù)信號(hào)DQM0-15根據(jù)時(shí)鐘緩沖器51的輸出向控制電路54輸出。
控制電路54根據(jù)時(shí)鐘緩沖器51的輸出取入地址緩沖器52和控制信號(hào)緩沖器53的各輸出信號(hào)，并根據(jù)這些輸出信號(hào)控制向存儲(chǔ)器單元陣列55、56的寫入和讀出。I/O緩沖器57將存儲(chǔ)器單元陣列55、56的讀出數(shù)據(jù)向輸出端子50輸出。
其次，在圖5和圖6中，激活「ACT」或預(yù)充電「PRE」等指令按以下所示的信號(hào)的怎發(fā)行。激活「ACT」按ZRAS＝L、ZCAS＝ZWE＝H的條件發(fā)行。讀出「READ」按ZRAS＝H、ZCAS＝L、ZWE＝H的條件發(fā)行。寫入「Write」按ZRAS＝H、ZCAS＝ZWE＝L的條件發(fā)行。預(yù)充電「PRE」按ZRAS＝L、ZCAS＝H、ZWE＝L的條件發(fā)行。
在圖5中，表示的是在進(jìn)行圖4所示的存儲(chǔ)體#0的激活「ACT」和存儲(chǔ)體#1的激活「ACT」之后，從存儲(chǔ)體#1中進(jìn)行讀出「READ」，輸出讀出數(shù)據(jù)DQ「Qb0，Qb1，Qb2，Qb3」。在該過程中，對(duì)存儲(chǔ)體#0和存儲(chǔ)體#1進(jìn)行預(yù)充電「PRE」，轉(zhuǎn)移到存儲(chǔ)體#0的激活「ACT」。
在圖6中，表示的是進(jìn)行圖4所示的存儲(chǔ)體#0的激活「ACT」之后，進(jìn)行向存儲(chǔ)體#0的寫入數(shù)據(jù)DQ「Qa0，Qa1，Qa2，Qa3」的寫入「Write」。然后，對(duì)存儲(chǔ)體#0進(jìn)行預(yù)充電「PRE」，置于到存儲(chǔ)體#0的激活「ACT」。圖5和圖6所示的動(dòng)作，在通常動(dòng)作模式中，在與邏輯電路15件進(jìn)行，在測(cè)試模式中，在與測(cè)試電路16件進(jìn)行。
在圖7中，作為存儲(chǔ)電路14的DRAM，具有圖4所示的結(jié)構(gòu)，但是，追加了4個(gè)監(jiān)視器端子「TESTMODE」、「FRCMONI1」、「FRCMONI2」、「VBB」。另外，在圖7中雖然未示出，但是，設(shè)置了動(dòng)作電源VDD和外部電源EXVDD。
在圖7所示的測(cè)試電路中，作為邏輯電路15的輸入輸出信號(hào)，表示了動(dòng)作時(shí)鐘CLK、控制信號(hào)CKE、芯片選擇信號(hào)ZCS、行地址選通信號(hào)ZRAS、列地址選通信號(hào)ZCAS、寫入允許信號(hào)ZWE、讀出數(shù)據(jù)DQ0-7、地址信號(hào)A0-11、寫入數(shù)據(jù)信號(hào)DQM0-15和存儲(chǔ)體選擇信號(hào)BA0。
其中，動(dòng)作時(shí)鐘CLK輸入作為存儲(chǔ)電路14的DRAM、由觸發(fā)電路(以下，稱為「FF」)構(gòu)成的FF電路71及78、壽命加速試驗(yàn)電路75、壓縮電路76和譯碼電路77。其余的信號(hào)全部輸入選擇器72。
另外，在圖7所示的測(cè)試電路中，作為外部連接端子的輸入輸出信號(hào)，表示了測(cè)試控制信號(hào)TSTCKE、測(cè)試寫入數(shù)據(jù)TSTDQM0-15、測(cè)試芯片選擇信號(hào)TSTZCS、測(cè)試行地址選通信號(hào)TSTZRAS、測(cè)試列地址選通信號(hào)TSTZCAS、測(cè)試寫入允許信號(hào)TSTZWE、測(cè)試寫入數(shù)據(jù)信號(hào)TSTD0-7、測(cè)試地址信號(hào)TSTA0-11、測(cè)試存儲(chǔ)體選擇信號(hào)TSTBA0、測(cè)試讀出數(shù)據(jù)信號(hào)TSTQ0-7、多位測(cè)試輸出信號(hào)TSTMB0、測(cè)試模式信號(hào)TSTMODEA、TSTMODEB、TSTMODE2、電壓過載監(jiān)視器信號(hào)TSTFRCMONI1、TSTFRCMONI2和VBB。
其中，測(cè)試控制信號(hào)TSTCKE、測(cè)試寫入數(shù)據(jù)TSTDQM0-15、測(cè)試芯片選擇信號(hào)TSTZCS、測(cè)試行地址選通信號(hào)TSTZRAS、測(cè)試列地址選通信號(hào)TSTZCAS、測(cè)試寫入允許信號(hào)TSTZWE、測(cè)試寫入數(shù)據(jù)信號(hào)TSTD0-7、測(cè)試地址信號(hào)TSTA0-11、測(cè)試存儲(chǔ)體選擇信號(hào)TSTBA0、測(cè)試讀出數(shù)據(jù)信號(hào)TSTQ0-7的各端子與FF電路78連接。
FF電路78將測(cè)試控制信號(hào)TSTCKE、測(cè)試寫入數(shù)據(jù)TSTDQM0-15、測(cè)試芯片選擇信號(hào)TSTZCS的各信號(hào)向選擇器72輸出。另外，F(xiàn)F電路78將測(cè)試行地址選通信號(hào)TSTZRAS、測(cè)試列地址選通信號(hào)TSTZCAS、測(cè)試寫入允許信號(hào)TSTZWE、測(cè)試寫入數(shù)據(jù)信號(hào)TSTD0-7、測(cè)試地址信號(hào)TSTA0-11、測(cè)試存儲(chǔ)體選擇信號(hào)TSTBA0的各信號(hào)向選擇器74輸出。另外，F(xiàn)F電路78將從選擇器74輸入的測(cè)試讀出數(shù)據(jù)信號(hào)DQ0-127向與8位的各測(cè)試讀出數(shù)據(jù)信號(hào)TSTQ0-7對(duì)應(yīng)的端子輸出。選擇器74輸出的測(cè)試讀出數(shù)據(jù)信號(hào)DQ0-127輸入壓縮電路76。
多位測(cè)試輸出信號(hào)TSTMBTO的端子與壓縮電路76的輸出端子連接。測(cè)試模式信號(hào)TSTMODE2的端子與作為存儲(chǔ)電路14的DRAM的測(cè)試模式端子TETMODE連接。電壓過載監(jiān)視器信號(hào)TSTFRCMONI1、TSTFRCMONI2、VBB的各端子分別與作為存儲(chǔ)電路14的DRAM的對(duì)應(yīng)的監(jiān)視器輸出端子FRCMONI1、FRCMONI2、VBB連接。
測(cè)試模式信號(hào)TSTMODEA、TSTMODEB的各端子與譯碼電路77的輸入端子連接。譯碼電路77從這些信號(hào)中發(fā)生4個(gè)信號(hào)80、81、82、83。信號(hào)80是加速試驗(yàn)信號(hào)，輸入壽命加速試驗(yàn)電路75和選擇器74。信號(hào)81是多位測(cè)試信號(hào)，輸入壓縮電路76、解壓電路73和選擇器72。信號(hào)82是表示是否進(jìn)行測(cè)試的信號(hào)，輸入選擇器72。信號(hào)83是電壓監(jiān)視器允許信號(hào)，在使電壓過載監(jiān)視器信號(hào)TSTFRCMONI1、TSTFRCMONI2、VBB的各端子通/斷中使用。
壽命加速試驗(yàn)電路75接收到加速試驗(yàn)信號(hào)80后，發(fā)生加速試驗(yàn)所需要分地址信號(hào)或數(shù)據(jù)信號(hào)、控制信號(hào)，并向選擇器74輸出。選擇器74接收到加速試驗(yàn)信號(hào)80之后，有選擇地將壽命加速試驗(yàn)電路75的輸出向選擇器72輸出。另外，選擇器74將選擇器72輸出的試驗(yàn)讀出數(shù)據(jù)信號(hào)DQ0-127如上述那樣供給FF電路78和壓縮電路76。
解壓電路73接收到多位測(cè)試信號(hào)81后，對(duì)從選擇器74輸入的測(cè)試寫入數(shù)據(jù)信號(hào)TSTD0-7進(jìn)行解壓處理(參見圖9)，并向選擇器72輸出。壓縮電路76接收到多位測(cè)試信號(hào)81后，對(duì)從選擇器74輸入的測(cè)試寫入數(shù)據(jù)信號(hào)DQ0-127進(jìn)行壓縮處理(參見圖10)，作為多位測(cè)試輸出信號(hào)TSTMBTO向?qū)?yīng)的端子輸出。
FF電路71在作為存儲(chǔ)電路14的DRAM與選擇器72之間控制控制信號(hào)CKE、芯片選擇信號(hào)ZCS、行地址選通信號(hào)ZRAS、列地址選通信號(hào)ZCAS、寫入允許信號(hào)ZWE、讀出數(shù)據(jù)DQ0-127、地址信號(hào)A0-11、寫入數(shù)據(jù)信號(hào)DQM0-15和存儲(chǔ)體選擇信號(hào)BA0的各信號(hào)的收發(fā)。
選擇器72在表示是否進(jìn)行測(cè)試的信號(hào)82不進(jìn)行測(cè)試即表示通常動(dòng)作模式時(shí)將邏輯電路15的輸入端與FF電路71連接，進(jìn)行測(cè)試即表示測(cè)試模式時(shí)將FF電路78、選擇器74、解壓電路73和FF電路71連接。
下面，在以上的結(jié)構(gòu)中壽命加速試驗(yàn)電路75的動(dòng)作、解壓電路73和壓縮電路76的動(dòng)作。首先，參照?qǐng)D8說明壽命加速試驗(yàn)電路75的動(dòng)作。
在圖8中，在步驟ST1，壽命加速試驗(yàn)電路75接收到加速試驗(yàn)信號(hào)80后，設(shè)定進(jìn)行測(cè)試模式的動(dòng)作模式設(shè)定的期間?？梢赃x擇芯片選擇信號(hào)ZCS、行地址選通信號(hào)ZRAS、列地址選通信號(hào)ZCAS、寫入允許信號(hào)ZWE、地址信號(hào)A0-11、存儲(chǔ)體選擇信號(hào)BA0等消失后的適當(dāng)時(shí)間之后動(dòng)作時(shí)鐘CLK的例如1時(shí)鐘周期。
在步驟ST2，在DRAM內(nèi)，存在多個(gè)內(nèi)部電源，壽命加速試驗(yàn)電路75對(duì)設(shè)置在DRAM年的測(cè)試模式寄存器設(shè)定使內(nèi)部電壓升壓的動(dòng)作模式。準(zhǔn)備各種動(dòng)作模式，通過使用地址信號(hào)TSTA0-11和存儲(chǔ)體選擇信號(hào)TSTBA0等從外部設(shè)定任意的動(dòng)作模式，可以得到任意升壓的各種內(nèi)部電壓。
這里，作為得到1個(gè)升壓的內(nèi)部電壓的動(dòng)作模式，在測(cè)試模式寄存器中順序設(shè)定例如使所有的存儲(chǔ)體同時(shí)動(dòng)作的模式信號(hào)TMRBIALLBNK、解壓/壓縮(多位測(cè)試)的模式信號(hào)TMBTB、作為壽命加速試驗(yàn)時(shí)的特殊動(dòng)作之一的模式信號(hào)TMRAB125、使發(fā)生存儲(chǔ)器單元陣列部的動(dòng)作電壓的基準(zhǔn)電壓VREFS的模式信號(hào)TMVREFSFRC和在DRAM內(nèi)部使動(dòng)作電源VDD和外部電源EXVDD短路的模式信號(hào)TMVDDEXVDD。
結(jié)果，從外部電源EXVDD供給例如3.65V時(shí)，字線電壓VPP成為4.8V，而存儲(chǔ)器單元陣列部的動(dòng)作電壓VCCS和周邊電路的動(dòng)作電壓VCCP都成為3.75V。這樣，升壓后的內(nèi)部電壓的值就可以由電壓升壓監(jiān)視器信號(hào)TSTFRCMONI1、TSTFRCMONI2、VBB的各端子進(jìn)行監(jiān)視。
具體而言，通常用電壓升壓監(jiān)視器信號(hào)VBB的端子觀測(cè)-1.0V。用電壓升壓監(jiān)視器信號(hào)TSTFRCMONI1的端子監(jiān)視上述基準(zhǔn)電壓VREFR和加到單元板上的電壓VCP。用電壓升壓監(jiān)視器信號(hào)TSTFRCMONI2的端子監(jiān)視發(fā)生周邊電路的動(dòng)作電壓VCCP的基準(zhǔn)電壓VREFP、發(fā)生字線電壓VPP的基準(zhǔn)單元VREFD和位線電壓VBL。
在步驟ST3，將測(cè)試數(shù)據(jù)寫入到存儲(chǔ)器單元陣列的整個(gè)面上{<X，Y>＝<0，0>～<Xmax，Ymax>}。通過反復(fù)執(zhí)行以下處理而進(jìn)行，即，開始時(shí)將行地址增加1后進(jìn)行訪問，行地址充滿時(shí)，就復(fù)位為0，然后將列地址增加1，再次將行地址增加1后進(jìn)行訪問。
在步驟ST3，從存儲(chǔ)器單元陣列的整個(gè)面上{<X、Y>＝<0，0>～<Xmax，Ymax>}讀出數(shù)據(jù)，讀出動(dòng)作也按和上述寫入動(dòng)作相同的順序進(jìn)行。讀出的數(shù)據(jù)從測(cè)試讀出數(shù)據(jù)信號(hào)TSTA0-7的端子輸出，用單元檢驗(yàn)器判斷是否良好。
在步驟ST4，將測(cè)試數(shù)據(jù)進(jìn)行邏輯反轉(zhuǎn)，反復(fù)進(jìn)行步驟ST3和步驟ST4的處理。并且，將施加應(yīng)力的狀態(tài)維持規(guī)定時(shí)間，所以，將步驟ST3～ST5的處理反復(fù)進(jìn)行規(guī)定時(shí)間(步驟ST6、ST7)。
其次，在圖9中，在解壓電路73中復(fù)制從選擇器74輸入的8位單位的測(cè)試數(shù)據(jù)信號(hào)DQ<70>，分別生成16個(gè)8位單位測(cè)試數(shù)據(jù)信號(hào)DQ<7；0>～DQ<127120>，并將它們并行地向選擇器72輸出。這樣，就輸入到DRAM的寫入數(shù)據(jù)信號(hào)DQ0-127的端子。
在圖10中，在壓縮電路76中順序接收從選擇器74輸入的8位單位的測(cè)試數(shù)據(jù)信號(hào)DQ<70>～DQ<127120>，將開頭的測(cè)試數(shù)據(jù)信號(hào)DQ<70>與后續(xù)的各測(cè)試數(shù)據(jù)信號(hào)DQ按每8位求排他的邏輯和，進(jìn)行比較。并且，如果8位全部一致，就使多位測(cè)試輸出信號(hào)TSTMBO成為高電平，如果不一致，就使之成為低電平。
即，在壓縮電路76中，輸出將16個(gè)8位單位測(cè)試數(shù)據(jù)信號(hào)DQ<7；0>～DQ<127120>壓縮為16位的多位測(cè)試輸出信號(hào)TSTMBO。多位測(cè)試輸出信號(hào)TSTMBO是表示是否良好的判斷結(jié)果的信號(hào)。
這樣，按照實(shí)施例1，在邏輯芯片中設(shè)置了從邏輯電路中取出訪問存儲(chǔ)器芯片上的存儲(chǔ)電路的路徑而訪問自己的存儲(chǔ)電路的測(cè)試電路，所以，通過從外部連接端子向測(cè)試電路發(fā)出指示，可以進(jìn)行存儲(chǔ)器的測(cè)試。此外，對(duì)作為存儲(chǔ)電路的DRAM的內(nèi)部電壓進(jìn)行升壓操作，實(shí)施壽命加速試驗(yàn)，另外，可以實(shí)施多位測(cè)試。
另外，測(cè)試電路可以構(gòu)成為在電源接通時(shí)或接通之后需要時(shí)從邏輯電路中取出訪問存儲(chǔ)器芯片上的存儲(chǔ)電路的路徑而訪問自己的存儲(chǔ)電路，所以，在電源接通時(shí)或接通之后需要溴時(shí)可以實(shí)施自診斷(BIST)從而具有錯(cuò)誤位檢測(cè)功能?？梢詼p少為了測(cè)試而設(shè)置的外部連接端子。
實(shí)施例2.
圖11是作為本發(fā)明的實(shí)施例2的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。在圖11中，對(duì)于和圖2所示的結(jié)構(gòu)相同乃至同等的結(jié)構(gòu)要素標(biāo)以相同的符號(hào)。這里，以涉及實(shí)施例2的部分為中心進(jìn)行說明。
在圖11所示的SiP型半導(dǎo)體裝置101中，設(shè)置了邏輯芯片102，取代圖2所示的結(jié)構(gòu)的邏輯芯片11。在邏輯芯片102中，圖2所示的邏輯電路15分離為本來(lái)的邏輯電源103和控制對(duì)存儲(chǔ)電路的訪問的訪問控制電路104。訪問控制電路104可以從外部切換控制主體，配置在圖2所示的測(cè)試電路16的配置位置。并且，從外部連接端子輸入測(cè)試信號(hào)18的測(cè)試電路105可以切換控制訪問控制電路104的控制主體。
即，測(cè)試電路105在包含在測(cè)試信號(hào)18中的模式信號(hào)表示“通常動(dòng)作模式”時(shí)將訪問控制電路104的控制主體切換到邏輯電路103，從而可以從邏輯電路103對(duì)存儲(chǔ)電路14進(jìn)行訪問。
另一方面，測(cè)試電路105在模式信號(hào)表示“測(cè)試模式”時(shí)將訪問控制電路104的控制主體切換到自己的測(cè)試電路105。并且，測(cè)試電路105使用訪問控制電路104對(duì)存儲(chǔ)電路14進(jìn)行訪問，實(shí)施在實(shí)施例1這說明的測(cè)試和壽命加速試驗(yàn)。
即，在進(jìn)行壽命加速試驗(yàn)時(shí)，測(cè)試電路105將訪問控制電路104的控制主體切換到自己的測(cè)試電路105，使用訪問控制電路104進(jìn)行圖8所示的處理。
另外，測(cè)試電路105在模式信號(hào)表示“多位測(cè)試模式”時(shí)將訪問控制電路104的控制主體切換到自己的測(cè)試電路105。并且，使用訪問控制電路104將解壓的測(cè)試數(shù)據(jù)寫入存儲(chǔ)電路14，使用訪問控制電路104將從存儲(chǔ)電路14讀出的測(cè)試數(shù)據(jù)壓縮，判斷是否良好，并將判斷結(jié)果信號(hào)與讀出的數(shù)據(jù)信號(hào)一起向外部連接端子輸出。
另外，測(cè)試電路105在電源接通時(shí)或接通之后隨時(shí)將訪問控制電路104的控制主體切換到自己的測(cè)試電路105，發(fā)生各種測(cè)試圖形，使用訪問控制電路104寫入存儲(chǔ)電路14，使用訪問控制電路104將寫入數(shù)據(jù)與讀出的數(shù)據(jù)進(jìn)行比較，從而可以實(shí)施檢測(cè)不良位的自診斷(BIST)。在該BIST中，判斷是否良好，并將判斷結(jié)果信號(hào)與讀出的數(shù)據(jù)信號(hào)一起向外部連接端子輸出。
并且，在具有自診斷(BIST)功能時(shí)，和實(shí)施例1一樣，例如在該SiP型半導(dǎo)體裝置101中設(shè)置第2存儲(chǔ)器芯片，將在BIST時(shí)檢測(cè)的不良位的地址信息存儲(chǔ)到搭載在該第2存儲(chǔ)器芯片上的第2存儲(chǔ)電路中。
這樣，按照實(shí)施例2，可以從測(cè)試電路進(jìn)行邏輯電路具有的訪問控制電路的控制主體的切換控制，所以，使用在通常動(dòng)作時(shí)使用的訪問控制電路，可以實(shí)施和實(shí)施例1相同的各種測(cè)試。
實(shí)施例3.
圖12是作為本發(fā)明的實(shí)施例3的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。在圖12中，對(duì)于和圖2所示的結(jié)構(gòu)相同乃至同等的結(jié)構(gòu)要素標(biāo)以相同的符號(hào)。這里，以涉及實(shí)施例3的部分為中心進(jìn)行說明。
在圖12隨時(shí)的SiP型半導(dǎo)體裝置110中，設(shè)置了邏輯芯片111取代圖2所示的結(jié)構(gòu)中的邏輯芯片11，設(shè)置了存儲(chǔ)器芯片112取代存儲(chǔ)器芯片12。
在邏輯芯片111中，設(shè)置了測(cè)試電路113取代圖2所示的邏輯芯片11中的測(cè)試電路16。另外，在存儲(chǔ)器芯片112中，設(shè)置了與圖2所示的測(cè)試電路14連接的測(cè)試電路114。即，測(cè)試電路114是在以晶片狀態(tài)測(cè)試存儲(chǔ)器芯片112時(shí)使用的電路中增加了若干功能的電路，但是，以介于測(cè)試電路113與存儲(chǔ)電路14件的形式進(jìn)行設(shè)置。因此，測(cè)試電路113和測(cè)試電路114通過布線17而連接。
測(cè)試電路113將包含在測(cè)試信號(hào)18中的模式信號(hào)直接向測(cè)試電路114傳輸，同時(shí)進(jìn)行按照該模式信號(hào)的通常動(dòng)作模式/測(cè)試模式的切換動(dòng)作和向存儲(chǔ)器芯片112上的測(cè)試電路114發(fā)出測(cè)試指示的動(dòng)作。
即，測(cè)試電路113在包含在測(cè)試信號(hào)18中的模式信號(hào)是“通常動(dòng)作模式”時(shí)直接將邏輯電路15與布線17連接，從而邏輯電路15可以將輸出信號(hào)等19傳輸?shù)讲季€17上。
另一方面，在模式信號(hào)是“測(cè)試模式”、“壽命加速試驗(yàn)”時(shí)，測(cè)試電路113直接將內(nèi)置的“發(fā)出測(cè)試指示的控制電路”與布線17連接，從而將對(duì)應(yīng)的測(cè)試指示和測(cè)試數(shù)據(jù)傳輸?shù)讲季€17上。
另外，測(cè)試電路113在電源接通時(shí)或接通之后隨時(shí)直接將內(nèi)置的“發(fā)出測(cè)試指示的控制電路”與布線17連接，從“發(fā)出測(cè)試指示的控制電路”將自診斷(BIST)的指示和測(cè)試數(shù)據(jù)傳輸?shù)讲季€17上。
測(cè)試電路114在從測(cè)試電路113輸出的模式信號(hào)是“通常動(dòng)作模式”時(shí)直接將布線17與存儲(chǔ)電路14連接。結(jié)果，可以訪問邏輯電路15的存儲(chǔ)電路14。
另一方面，測(cè)試電路114在從測(cè)試電路113輸出的模式信號(hào)是“測(cè)試模式”、“壽命加速試驗(yàn)”時(shí)取入從布線17發(fā)出測(cè)試電路113的“輸出測(cè)試指示的控制電路”傳輸?shù)臏y(cè)試指示，在“測(cè)試模式”的測(cè)試指示中，按照指示訪問存儲(chǔ)電路14，實(shí)施在實(shí)施例1中說明的測(cè)試和壽命加速試驗(yàn)，并將結(jié)果數(shù)據(jù)向測(cè)試電路113的“發(fā)出測(cè)試指示的控制電路”輸出。
在“多位測(cè)試模式”的指示中，由于測(cè)試電路113的“發(fā)出測(cè)試指示的控制電路”將測(cè)試數(shù)據(jù)解壓后傳輸，所以，將其寫入存儲(chǔ)電路14，從存儲(chǔ)電路14中讀出后向測(cè)試電路113的“發(fā)出測(cè)試指示的控制電路”輸出。在測(cè)試電路113的“輸出測(cè)試指示的控制電路”中將接收的測(cè)試數(shù)據(jù)壓縮，判斷是否良好，并將判斷結(jié)果信號(hào)與讀出的測(cè)試數(shù)據(jù)信號(hào)一起向外部連接端子輸出。
另外，測(cè)試電路114在輸入了自診斷(BIST)的指示時(shí)每次都將從測(cè)試電路113的“發(fā)出測(cè)試指示的控制電路”傳輸來(lái)的測(cè)試圖形數(shù)據(jù)寫入存儲(chǔ)電路14，從存儲(chǔ)電路14中讀出后向測(cè)試電路113的“發(fā)出測(cè)試指示的控制電路”輸出。在測(cè)試電路113的“發(fā)出測(cè)試指示的控制電路”中，將接收的測(cè)試數(shù)據(jù)與傳輸?shù)臏y(cè)試數(shù)據(jù)進(jìn)行比較，判斷是否良好，并將判斷結(jié)果信號(hào)與接收的測(cè)試數(shù)據(jù)信號(hào)一起向外部連接端子輸出。
并且，在具有自診斷(BIST)功能時(shí)，和實(shí)施例1一樣，例如在該SiP型半導(dǎo)體裝置110中設(shè)置第2存儲(chǔ)器芯片，將在進(jìn)行BIST時(shí)檢測(cè)的不良位的地址信息存儲(chǔ)到搭載在該第2存儲(chǔ)器芯片上的第2存儲(chǔ)電路中。
這樣，按照實(shí)施例3，由于在邏輯芯片和存儲(chǔ)器芯片中都設(shè)置了測(cè)試電路，所以，除了可以從外部直接進(jìn)行存儲(chǔ)器芯片的單獨(dú)測(cè)試外，還可以用存儲(chǔ)器芯片的測(cè)試電路進(jìn)行將內(nèi)部電壓作多個(gè)改變的設(shè)定或在壽命加速試驗(yàn)之后進(jìn)行是否可以維持優(yōu)良狀態(tài)的判斷，所以，可以進(jìn)一步提高測(cè)試的精度。
實(shí)施例4.
圖13是作為本發(fā)明的實(shí)施例4的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。在圖13中，對(duì)于和圖2、圖11、圖12所示的結(jié)構(gòu)相同乃至同等的結(jié)構(gòu)要素標(biāo)以相同的符號(hào)。這里，以涉及實(shí)施例4的部分為中心進(jìn)行說明。
圖13所示的SiP型半導(dǎo)體裝置120由邏輯芯片121和圖12所示的存儲(chǔ)器芯片112構(gòu)成。在邏輯芯片121中，設(shè)置了測(cè)試電路123取代圖11所示的結(jié)構(gòu)中的測(cè)試電路105。存儲(chǔ)器芯片112上的測(cè)試電路114通過布線17與訪問控制電路104連接。
測(cè)試電路123將包含在測(cè)試信號(hào)18中的模式信號(hào)通過訪問控制電路104直接向測(cè)試電路114傳輸，同時(shí)，在包含在測(cè)試信號(hào)18中的模式信號(hào)表示“通常動(dòng)作模式”時(shí)將訪問控制電路104的控制主體切換到邏輯電路103。邏輯電路103的輸出信號(hào)等可以從訪問控制電路104傳輸?shù)讲季€17上。
另一方面，測(cè)試電路123在模式信號(hào)是““測(cè)試模式”、“壽命加速試驗(yàn)”時(shí)將訪問控制電路104的控制主體切換到自己的測(cè)試電路123。并且，測(cè)試電路123使用訪問控制電路104將對(duì)應(yīng)的測(cè)試指示傳輸?shù)讲季€17上。另外，測(cè)試電路12 3在電源接通時(shí)或藉之后隨時(shí)將訪問控制電路104的控制主體切換到自己的測(cè)試電路123，并使用訪問控制電路104將自診斷(BIST)的指示傳輸?shù)讲季€17上。
測(cè)試電路114在通過訪問控制電路104從測(cè)試電路123傳輸來(lái)的模式信號(hào)是“通常動(dòng)作模式”時(shí)直接將布線17與存儲(chǔ)電路14連接。結(jié)果，可以訪問邏輯電路103的存儲(chǔ)電路14。
另一方面，測(cè)試電路114在通過訪問控制電路104從測(cè)試電路123傳輸來(lái)的模式信號(hào)是“測(cè)試模式”、“壽命加速試驗(yàn)”時(shí)就從布線17中取入訪問控制電路104傳輸出的測(cè)試指示，在“測(cè)試模式”的測(cè)試指示中，按照指示訪問存儲(chǔ)電路14，實(shí)施在實(shí)施例1中說明的測(cè)試和壽命加速試驗(yàn)，并將結(jié)果數(shù)據(jù)通過訪問控制電路104向測(cè)試電路123輸出。
在“多位測(cè)試模式”的指示中，測(cè)試電路123將測(cè)試數(shù)據(jù)解壓后進(jìn)行傳輸，所以，測(cè)試電路114將其寫入存儲(chǔ)電路14，從存儲(chǔ)電路14中讀出后通過訪問控制電路104向測(cè)試電路123輸出。在測(cè)試電路123中，將接收的測(cè)試數(shù)據(jù)壓縮，判斷是否良好，并將判斷結(jié)果信號(hào)與讀出的測(cè)試數(shù)據(jù)信號(hào)一起向外部連接端子輸出。
另外，測(cè)試電路114通過訪問控制電路104從測(cè)試電路123輸入自診斷(BIST)的指示時(shí)，每次都將通過訪問控制電路104從測(cè)試電路123傳輸來(lái)的測(cè)試圖形數(shù)據(jù)寫入存儲(chǔ)電路14，從存儲(chǔ)電路14中讀出后通過訪問控制電路104向測(cè)試電路123輸出。在測(cè)試電路123中，將接收的測(cè)試數(shù)據(jù)與傳輸?shù)臏y(cè)試數(shù)據(jù)進(jìn)行比較，判斷是否良好，并將判斷結(jié)果信號(hào)與接收的測(cè)試數(shù)據(jù)信號(hào)一起向外部連接端子輸出。
并且，在具有自診斷(BIST)功能時(shí)，和實(shí)施例1一樣，例如在該SiP型半導(dǎo)體裝置120中設(shè)置第2存儲(chǔ)器芯片，將在進(jìn)行BIST時(shí)檢測(cè)的不良位的地址信息存儲(chǔ)到搭載在該第2存儲(chǔ)器芯片上的第2存儲(chǔ)電路中。
這樣，按照實(shí)施例4，和實(shí)施例2一樣，測(cè)試電路可以從邏輯電路中取出邏輯電路具有的訪問控制電路來(lái)使用，所以，使用在通常動(dòng)作時(shí)使用的訪問控制電路就可以從外部實(shí)施存儲(chǔ)器芯片的單獨(dú)測(cè)試。另外，可以減少為了進(jìn)行測(cè)試而設(shè)置的外部連接端子。
這時(shí)，和實(shí)施例3一樣，由于在邏輯芯片和存儲(chǔ)器芯片中都設(shè)置了測(cè)試電路，所以，除了可以從外部直接進(jìn)行存儲(chǔ)器芯片的單獨(dú)測(cè)試外，還可以用存儲(chǔ)器芯片的測(cè)試電路進(jìn)行將內(nèi)部電壓作多個(gè)改變的設(shè)定或在壽命加速試驗(yàn)之后進(jìn)行是否可以維持優(yōu)良狀態(tài)的判斷，所以，可以進(jìn)一步提高測(cè)試的精度。
在實(shí)施例4中，自診斷(BIST)電路操作于測(cè)試電路123內(nèi)，但是，不限于此種情況，也可以設(shè)置在測(cè)試電路114內(nèi)。
實(shí)施例5.
圖14是作為本發(fā)明的實(shí)施例5的SiP型半導(dǎo)體裝置的結(jié)構(gòu)概念圖。在圖14中，對(duì)于和圖2所示的結(jié)構(gòu)相同乃至同等的結(jié)構(gòu)要素標(biāo)以相同的符號(hào)。這里，以涉及實(shí)施例5的部分為中心進(jìn)行說明。
圖14所示的SiP型半導(dǎo)體裝置130由邏輯芯片131和存儲(chǔ)芯片132構(gòu)成。邏輯芯片131省略了圖2所示的邏輯芯片11中的測(cè)試電路16，外部連接端子的測(cè)試信號(hào)18和邏輯電路15的輸出信號(hào)19直接傳輸?shù)讲季€17上。
并且，在存儲(chǔ)器芯片132中，設(shè)置了與圖2所示的存儲(chǔ)電路14連接的測(cè)試電路133，布線17通過測(cè)試電路133與存儲(chǔ)電路14連接。
測(cè)試電路133具有圖3所示的結(jié)構(gòu)，進(jìn)行和圖2所示的測(cè)試電路16相同的動(dòng)作。即，在包含在外部連接端子的測(cè)試信號(hào)18中的模式信號(hào)是“通常動(dòng)作模式”時(shí)邏輯電路15的輸出信號(hào)19就直接供給存儲(chǔ)電路14。
另一方面，在測(cè)試信號(hào)是“測(cè)試模式”、“壽命加速試驗(yàn)”時(shí)，將圖3所示的存儲(chǔ)器測(cè)試電路21和存儲(chǔ)電路14連接，實(shí)施測(cè)試或壽命加速試驗(yàn)和多位測(cè)試。另外，測(cè)試電路133在電源接通時(shí)或接通之后隨時(shí)實(shí)施自診斷(BIST)。
并且，在具有自診斷(BIST)功能時(shí)，和實(shí)施例1一樣，例如在該SiP型半導(dǎo)體裝置130中設(shè)置第2存儲(chǔ)器芯片，將在進(jìn)行BIST時(shí)檢測(cè)的不良位的地址信息存儲(chǔ)到搭載在該第2存儲(chǔ)器芯片上的第2存儲(chǔ)電路中。
這樣，按照實(shí)施例5，在存儲(chǔ)器芯片中設(shè)置了從邏輯電路中取出訪問存儲(chǔ)電路的路徑訪問自己的存儲(chǔ)電路的測(cè)試電路，所以，通過從外部連接端子向測(cè)試電路發(fā)出指示，可以進(jìn)行使作為存儲(chǔ)電路的DRAM的內(nèi)部電壓升壓的操作，實(shí)施壽命加速試驗(yàn)，另外，可以實(shí)施多位測(cè)試。此外，由于將測(cè)試電路設(shè)置在存儲(chǔ)器芯片側(cè)，所以，可以比實(shí)施例1進(jìn)行更詳細(xì)的測(cè)試，從而可以進(jìn)一步提高測(cè)試的精度。
在各實(shí)施例中，作為搭載在存儲(chǔ)器芯片中的存儲(chǔ)電路，表示了DRAM，但是，例如由搭載了SRAM或閃存存儲(chǔ)器的存儲(chǔ)器芯片和邏輯芯片構(gòu)成的SiP型半導(dǎo)體裝置或邏輯芯片和邏輯芯片的SiP型半導(dǎo)體裝置等，不論組合如何，同樣都可以應(yīng)用于各種結(jié)構(gòu)的SiP型半導(dǎo)體裝置。對(duì)于SRAM或閃存存儲(chǔ)器，至少同樣可以實(shí)施多位測(cè)試和自診斷(BIST)。
如上所述，按照本發(fā)明，在邏輯芯片和存儲(chǔ)器芯片中的一方上，設(shè)置了按照外部的指示從邏輯電路中取出邏輯芯片上的邏輯電路訪問存儲(chǔ)器芯片上的存儲(chǔ)電路的路徑并使用該訪問路徑訪問存儲(chǔ)電路的測(cè)試電路，所以，可以僅對(duì)存儲(chǔ)器芯片從外部進(jìn)行測(cè)試或壽命加速試驗(yàn)及多位測(cè)試。
另外，上述測(cè)試電路在電源接通時(shí)或接通之后可以從邏輯電路中取出邏輯芯片上的邏輯電路訪問存儲(chǔ)器芯片上的存儲(chǔ)電路的路徑，從而可以使用該訪問路徑訪問存儲(chǔ)電路，所以，可以進(jìn)行自診斷。
權(quán)利要求
1.一種系統(tǒng)組合型半導(dǎo)體裝置，將搭載存儲(chǔ)電路的存儲(chǔ)器芯片和搭載與上述存儲(chǔ)電路電氣連接的邏輯電路的邏輯芯片通過將上述邏輯電路和管殼的外部連接端子連接而封裝，其特征在于設(shè)置了實(shí)施各種測(cè)試的測(cè)試電路，在從設(shè)置在上述外部連接端子上的模式端子輸入上述邏輯芯片和上述存儲(chǔ)器芯片中的某一方的模式信號(hào)表示通常動(dòng)作模式時(shí)，上述邏輯電路可以使用訪問上述存儲(chǔ)電路的訪問路徑，另一方面，在上述模式信號(hào)表示測(cè)試模式時(shí)或特別的情況時(shí)，可以從上述邏輯電路中取得上述訪問路徑訪問上述存儲(chǔ)電路。
2.按權(quán)利要求1所述的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于在上述測(cè)試電路配置在上述邏輯芯片中時(shí)，控制對(duì)上述邏輯電路具有的上述存儲(chǔ)電路的訪問的訪問控制電路可以切換控制上述測(cè)試電路使用上述邏輯電路或使用上述測(cè)試電路。
3.按權(quán)利要求1或2所述的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于在上述測(cè)試電路配置在上述邏輯芯片中時(shí)，在上述存儲(chǔ)器芯片中設(shè)置了按照上述測(cè)試電路的指示訪問上述存儲(chǔ)電路的子測(cè)試電路。
4.按權(quán)利要求1或2所述的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于上述測(cè)試電路具有根據(jù)從設(shè)置在上述外部連接端子上的測(cè)試端子輸入的測(cè)試數(shù)據(jù)進(jìn)行將上述存儲(chǔ)電路的內(nèi)部電壓升壓的操作從而實(shí)施壽命加速試驗(yàn)的功能。
5.按權(quán)利要求1或2所述的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于上述測(cè)試電路具有將從設(shè)置在上述外部連接端子上的測(cè)試端子輸入的測(cè)試數(shù)據(jù)進(jìn)行解壓處理而寫入上述存儲(chǔ)電路并將讀出的數(shù)據(jù)進(jìn)行壓縮處理從而實(shí)施進(jìn)行是否良好的判斷的多位測(cè)試的功能。
6.按權(quán)利要求1或2所述的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于上述測(cè)試電路具有在電源接通時(shí)或接通之后隨時(shí)等的上述特別情況時(shí)發(fā)生各種測(cè)試圖形而寫入上述存儲(chǔ)電路并將寫入數(shù)據(jù)與讀出數(shù)據(jù)進(jìn)行比較而實(shí)施檢測(cè)不良位的自診斷的功能。
7.按權(quán)利要求6所述的系統(tǒng)組合型半導(dǎo)體裝置，其特征在于具有搭載存儲(chǔ)通過上述自診斷而檢測(cè)的不良位的地址的存儲(chǔ)電路的第2存儲(chǔ)器芯片。
全文摘要
可以從外部直接進(jìn)行存儲(chǔ)器芯片的單獨(dú)測(cè)試。設(shè)置在邏輯芯片(11)中的測(cè)試電路(16)在包含在從外部連接端子輸入的測(cè)試信號(hào)(18)中的模式信號(hào)表示“通常動(dòng)作模式”時(shí)可以使用邏輯電路(15)訪問存儲(chǔ)電路(14)的訪問路徑(布線17)，另一方面，在測(cè)試信號(hào)表示測(cè)試模式時(shí)，使用訪問路徑(17)訪問存儲(chǔ)電路(14)，按照從外部連接端子輸入的測(cè)試信號(hào)(18)的內(nèi)容實(shí)施測(cè)試或壽命加速試驗(yàn)及多位測(cè)試。另外，實(shí)施自診斷。
文檔編號(hào)G11C29/34GK1499636SQ0314724
公開日2004年5月26日 申請(qǐng)日期2003年7月10日 優(yōu)先權(quán)日2002年11月6日
發(fā)明者辰巳隆 申請(qǐng)人:三菱電機(jī)株式會(huì)社