專利名稱：抑制了電流路徑上的晶體管組的電阻的薄膜磁性體存儲器的制作方法
技術領域：
本發明涉及薄膜磁性體存儲器，更特定地說，涉及具備具有磁隧道結(MTJ)的磁性體存儲單元的薄膜磁性體存儲器。
背景技術：
作為新一代的非易失性存儲器，MRAM(磁隨機存取存儲器)器件正越來越引人注目。MRAM器件是使用在半導體集成電路上形成的多個薄膜磁性體進行非易失性的數據存儲、能對于薄膜磁性體分別進行隨機存取的存儲器。
特別是，已發表了近年來通過將利用了磁隧道結的薄膜磁性體用作存儲單元、MRAM器件的性能得到了飛躍的進步的情況。
圖8是示出具有磁隧道結部的存儲單元(以下，也單單稱為MTJ存儲單元)的結構的概略圖。
參照圖8，MTJ存儲單元具備其電阻值根據以磁的方式寫入的存儲數據電平而變化的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR在位線BL與源電壓線SL之間與隧道磁阻元件TMR串聯地連接。作為存取晶體管ATR，代表性地應用在半導體襯底上形成的場效應晶體管。
對于MTJ存儲單元來說，設置在數據寫入時分別流過不同的方向的數據寫入電流用的位線BL和數字線DL、指示數據讀出用的讀字線RWL以及在數據讀出時將隧道磁阻元件TMR的電壓下拉到接地電壓GND用的源電壓線SL。在數據讀出時，響應于存取晶體管ATR的接通，隧道磁阻元件TMR導電性地結合在源電壓線SL與位線BL之間。
圖9是說明對于MTJ存儲單元的數據寫入工作的概念圖。
參照圖9，隧道磁阻元件TMR具有有被固定的恒定磁化方向的強磁性體層(以下，也單單稱為固定磁化層」)FL和在與來自外部的施加磁場對應的方向上被磁化的強磁性體層(以下，也單單稱為自由磁化層)VL。在固定磁化層FL與自由磁化層VL之間配置用絕緣體膜形成的隧道勢壘(隧道膜)TB。根據被寫入的存儲數據的電平，自由磁化層VL在與固定磁化層FL為同一的方向或與固定磁化層FL相反的方向上被磁化。利用該固定磁化層FL、隧道勢壘TB和自由磁化層VL形成磁隧道結。
隧道磁阻元件TMR的電阻根據固定磁化層FL與自由磁化層VL的各自的磁化方向的相對關系而變化。具體地說，在固定磁化層FL的磁化方向與自由磁化層VL中的磁化方向相同(平行)的情況下，隧道磁阻元件TMR的電阻值為最小值Rmin，在兩者的磁化方向相反(反平行)的情況下，隧道磁阻元件TMR的電阻值為最大值Rmax。
在數據寫入時，讀字線RWL被非激活，存取晶體管ATR被關斷。在該狀態下，在與寫入數據的電平對應的方向上使自由磁化層VL磁化用的數據寫入電流分別流過位線BL和數字線DL。
圖10是示出數據寫入時的數據寫入電流與隧道磁阻元件的磁化方向的關聯的概念圖。
參照圖10，橫軸H(EA)表示在隧道磁阻元件TMR內的自由磁化層VL中在磁化容易軸(EA)方向上施加的磁場。另一方面，縱軸H(HA)表示在自由磁化層VL中在磁化困難軸(HA)方向上作用的磁場。磁場H(EA)和磁場H(HA)分別與由分別流過位線BL和數字線DL的電流產生的2個磁場的各一方相對應。
在MTJ存儲單元中，固定磁化層FL的被固定的磁化方向沿自由磁化層VL的磁化容易軸，自由磁化層VL根據存儲數據的電平(“1”和“0”)，沿磁化容易軸方向在與固定磁化層FL平行或反平行(相反)的方向上被磁化。MTJ存儲單元與這樣的自由磁化層VL的2種磁化方向相對應，可存儲1位的數據(“1”和“0”)。
只在所施加的磁場H(EA)和H(HA)的和到達圖中示出的星形特性線的外側的情況下，才能新改寫自由磁化層VL的磁化方向。即，在所施加的數據寫入磁場為與星形特性線的內側的區域相當的強度的情況下，自由磁化層VL的磁化方向不變化。
如星形特性線中所示，通過對自由磁化層VL施加磁化困難軸方向的磁場，可降低在使沿磁化容易軸的磁化方向變化方面所必要的磁化閾值。在如圖13示出的例子那樣設計了數據寫入時的工作點的情況下，在作為數據寫入對象的MTJ存儲單元中，將磁化容易軸方向的數據寫入磁場設計成其強度為HWR。即，將流過位線BL或數字線DL的數據寫入電流的值設計成能得到該數據寫入磁場HWR。一般來說，數據寫入磁場HWR用在磁化方向的轉換方面所必要的開關磁場HSR和裕量部分ΔH的和來表示。即，用HWR＝HSR+ΔH來表示。
為了改寫MTJ存儲單元的存儲數據、即隧道磁阻元件TMR的磁化方向，必須在數字線DL和位線BL這兩者中流過規定電平以上的數據寫入電流。由此，隧道磁阻元件TMR中的自由磁化層VL根據沿磁化容易軸(EA)的數據寫入磁場的方向，在與固定磁化層FL平行或相反(反平行)的方向上被磁化。即，在隧道磁阻元件TMR中一度存儲的磁場方向、即MTJ存儲單元的存儲數據，在進行新的數據寫入之前的期間內，以非易失性的方式被保持。
圖11是說明來自MTJ存儲單元的數據讀出工作的概念圖。
參照圖11，在數據讀出工作時，存取晶體管ATR響應于讀字線RWL的激活而被接通。由此，隧道磁阻元件TMR的電壓在被下拉到接地電壓GND的狀態下與位線BL導電性地結合。
在該狀態下，如果將位線BL的電壓上拉到規定電壓，則與隧道磁阻元件TMR的電阻對應的、即與MTJ存儲單元的存儲數據的電平對應的存儲單元電流Icell通過包含位線BL和隧道磁阻元件TMR的電流路徑。例如，通過將該存儲單元電流Icell與規定的基準電流比較，可從MTJ存儲單元讀出存儲數據。
再有，一般來說，將存儲單元電流Icell設計成與上述的數據寫入電流相比小約1～2個數量級。因而，因存儲單元電流Icell的影響而錯誤地改寫MTJ存儲單元的存儲數據的可能性很小。即，可進行非破壞性的數據讀出。
圖12是示出在半導體襯底上連接的MTJ存儲單元的第1結構例的圖。
參照圖12，在半導體襯底SUB上形成的存取晶體管ATR具有作為n型區的雜質區110和120以及柵區130。雜質區110經在接觸孔135中形成的金屬膜與源電壓線SL導電性地結合。
在源電壓線SL的上層設置的金屬布線層中形成數字線DL。在數字線DL的上層一側配置隧道磁阻元件TMR。隧道磁阻元件TMR經帶150和在接觸孔140中形成的金屬膜與存取晶體管ATR的雜質區120導電性地結合。帶150是為了將隧道磁阻元件TMR與存取晶體管ATR導電性地結合而設置的，用導電性的物質來形成。位線BL與隧道磁阻元件TMR導電性地結合，被設置在隧道磁阻元件TMR的上層一側。
使用金屬布線層來形成流過數據寫入電流和讀出電流的位線BL和流過數據寫入電流的數字線DL。另一方面，由于讀字線RWL是為了控制存取晶體管ATR的柵電壓而設置的，故沒有必要以積極的方式流過電流。因而，從提高集成度的觀點來看，一般使用多晶硅層或多晶硅硅化物層等在與柵區130為同一的布線層中形成讀字線RWL，而不新設置獨立的金屬布線層。
圖13是示出在半導體襯底上連接的MTJ存儲單元的第2結構例的圖。
參照圖13，在第2結構例中，在為了削減MTJ存儲單元的結構中所必要的金屬布線層、不使用金屬布線層來形成源電壓線SL這一點上不同。與源一側對應的雜質區110在行方向或列方向上鄰接的存取晶體管ATR間彼此導電性地結合，而且與接地電壓GND結合，起到源電壓線的作用。
伴隨于此，在金屬布線層M1和M2中分別形成在圖12中示出的第1結構例中分別在金屬布線層M2和M3中形成的數字線DL和位線BL。由此，在第2結構例中，與第1結構例相比，削減了1個在形成這些信號線方面所必要的金屬布線層的數目。由此，可提高MTJ存儲單元的集成度。
圖14是示出在半導體襯底上連接的MTJ存儲單元的第3結構例的圖。
參照圖14，在第3結構例中，在位線BL的金屬布線層的上層配置數字線DL這一點上不同。
伴隨于此，在金屬布線層M2和M1中分別形成在圖13中示出的第2結構例中分別在金屬布線層M1和M2中形成的數字線DL和位線BL。即，在構成位線BL的金屬布線層的上層的金屬布線層中形成數字線DL。由此，不是如圖14中所示那樣在柵130的上層一側形成數字線DL，而是可在雜質區120的上層部形成數字線DL。據此，可縮小帶150的區域，進而可縮小晶體管尺寸。伴隨于此，可進一步提高MTJ存儲單元的集成度。
這樣，MRAM器件利用在半導體襯底上以集成的方式配置的MTJ存儲單元可進行非易失性的數據存儲。即，在各MTJ存儲單元中，隧道磁阻元件TMR的電阻隨根據被施加的數據寫入磁場而可改寫的磁化方向而變化，故通過分別使隧道磁阻元件TMR的電阻Rmax和Rmin與存儲數據的電平(“1”和“0”)相對應，可進行非易失性的數據存儲。
如在圖11中已說明的那樣，MRAM器件中的數據讀出是通過用讀出放大器等檢測反映了選擇存儲單元的電阻的存儲單元電流Icell或與存儲單元電流Icell對應的另外的電流作為讀出電流來進行的。
但是，在這樣的讀出電流的路徑(以下，也稱為「讀出電流路徑」)上連接了在數據讀出時被關斷的多個晶體管組。例如，在與存儲單元行對應地配置字線、與存儲單元列對應地配置位線BL的結構中，在讀出電流路徑上包含的選擇位線上連接了選擇存儲單元中的存取晶體管ATR。此外，與各位線對應地設置的選擇對應的位線用的列選擇門也接通，導電性地連接了選擇位線與讀出放大器等。
在讀出放大器中，由于讀出電流通過已接通的晶體管組，故檢測與該晶體管組的電阻和選擇存儲單元的電阻的和對應的讀出電流。因而，如果晶體管組的電阻變大，則讀出電流不一定反映選擇存儲單元的電阻，存在引起錯誤讀出的危險性。此外，由于晶體管組的電阻的影響的緣故，在讀出工作中很費時間，存在在數據讀出的高速化方面導致障礙的危險性。
特別是，在一般的MTJ存儲單元中，電阻值為幾十KΩ數量級，考慮到隧道膜(絕緣膜)的可靠性等，將數據讀出時的對MTJ存儲單元的施加電壓抑制為約0.5V。因而，上述讀出電流為微安(μA10-6A)數量級。因而，為了進行高速的數據讀出，必須將該晶體管組的電阻的影響抑制得較低，以便充分地確保讀出電流。
發明內容
本發明是為了解決這樣的問題而進行的，其目的在于通過抑制在讀出電流路徑上介入的晶體管組的電阻來提供能進行高速且沒有錯誤讀出的數據讀出的薄膜磁性體存儲器。
按照本發明的某個方面的薄膜磁性體存儲器包含多個磁性體存儲單元、數據線和外圍電路。多個磁性體存儲單元被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數據變化的磁阻元件。數據線在數據讀出時流過選擇存儲單元的存儲數據對應的讀出電流，其中上述選擇存儲單元與多個磁性體存儲單元中的地址信號相對應。外圍電路用來對選擇存儲單元進行數據讀出和數據寫入。此外，外圍電路包含根據讀出電流來讀出選擇存儲單元的存儲數據的讀出放大器電路。此外，使讀出電流通過的晶體管中的至少一部分的每單位尺寸的溝道電阻被設計成比外圍電路中的其它的晶體管中的每單位尺寸的溝道電阻為最大的至少一部分的溝道電阻小。
本發明的薄膜磁性體存儲器可抑制連接到讀出電流的路徑上的晶體管組中的接通時的溝道電阻。因而，本發明的主要的優點是，利用晶體管組的溝道電阻的抑制，可減輕讀出電流的路徑的RC負載，可進行高速的數據讀出。
按照本發明的另一方面的薄膜磁性體存儲器包含多個磁性體存儲單元、多條寫入電流線和外圍電路。多個磁性體存儲單元被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數據變化的磁阻元件。多條寫入電流線有選擇地發生對多個磁性體存儲單元中的與地址信號對應的選擇存儲單元施加的數據寫入磁場。外圍電路用來對選擇存儲單元進行數據讀出和數據寫入。此外，外圍電路包含分別與多條寫入電流線對應地設置的、將數據寫入電流供給對應地電流線電容線多個寫入驅動晶體管。將各寫入驅動晶體管的每單位尺寸的溝道電阻被設計成比外圍電路中的其它的晶體管中的每單位尺寸的溝道電阻為最大的至少一部分的溝道電阻小。
本發明的薄膜磁性體存儲器可抑制供給數據寫入電流的寫入驅動晶體管的溝道電阻。因而，可在數據寫入時確保充分的數據寫入電流，可進行精度高的數據寫入。
按照本發明的又一方面的薄膜磁性體存儲器包含多個磁性體存儲單元、數據線和外圍電路。多個磁性體存儲單元被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數據變化的磁阻元件。數據線在數據讀出時流過選擇存儲單元的存儲數據對應的讀出電流，其中上述選擇存儲單元與多個磁性體存儲單元中的地址信號相對應。外圍電路用來對選擇存儲單元進行數據讀出和數據寫入。此外，外圍電路包含在數據線與規定電壓之間設置的、將數據線預充電到規定電壓用的預充電晶體管。預充電晶體管的每單位尺寸的溝道電阻被設計成比外圍電路中的其它的晶體管中的每單位尺寸的溝道電阻為最大的至少一部分的溝道電阻小。
本發明的薄膜磁性體存儲器可抑制將數據線預充電到規定電壓用的預充電晶體管的溝道電阻，伴隨于此，可減輕預充電的數據線的RC負載，可進行高速的預充電工作。
圖1是示出按照本發明的實施例1的MRAM器件的陣列結構的電路圖。
圖2是示出讀出放大器電路的結構的電路圖。
圖3是說明MRAM器件中的數據寫入和數據讀出工作的第1波形圖。
圖4是說明MRAM器件中的數據寫入和數據讀出工作的第1波形圖。
圖5是示出在讀出電流路徑上介入的晶體管組的按照實施例1的結構例的剖面圖。
圖6是示出連接到讀出電流路徑上的晶體管組中的按照實施例1的設計參數的設定的圖。
圖7是示出實施例2的MRAM器件的陣列結構的電路圖。
圖8是示出具有磁隧道結的存儲單元的結構的概略圖。
圖9是說明對MTJ存儲單元的數據寫入工作的概念圖。
圖10是示出數據寫入時的數據寫入電流與隧道磁阻元件的磁化方向的關聯的概念圖。
圖11是說明來自MTJ存儲單元的數據讀出工作的概念圖。
圖12是示出在半導體襯底上連接的MTJ存儲單元的第1結構例的圖。
圖13是示出在半導體襯底上連接的MTJ存儲單元的第2結構例的圖。
圖14是示出在半導體襯底上連接的MTJ存儲單元的第3結構例的圖。
發明的
具體實施例方式
以下，參照附圖，詳細地說明本發明的實施例。再有，假定圖中的同一符號表示同一或相當的部分。
實施例1
參照圖1，實施例1的MRAM器件1具備存儲單元陣列10，由排列成n行×m列(n、m自然數)的多個MTJ存儲單元MC形成；行譯碼器20，根據行地址RA進行存儲單元陣列10中的行選擇；以及列譯碼器25，根據列地址CA進行存儲單元陣列10中的列選擇。
在存儲單元陣列10中，分別與存儲單元行對應地配置讀字線RWL1～RWLn、數字線DL1～DLn和源電壓線SL1～SLn，分別與存儲單元列對應地設置位線BL1～BLm。再有，以下，也對讀字線RWL1～RWLn、數字線DL1～DLn、位線BL1～BLm和源電壓線SL1～SLn進行總稱，分別記為讀字線RWL、數字線DL、位線BL和源電壓線SL。此外，也將信號、信號線和數據的2值的高電壓狀態(例如，電源電壓Vcc)和低電壓狀態(例如，接地電壓GND)分別稱為「高電平」和「低電平」。
各MTJ存儲單元MC與圖8中示出的結構同樣地被構成，具有在對應的位線BL與源電壓線SL之間串聯地連接的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR的柵與對應的讀字線RWL連接。利用對應的源電壓線SL對存取晶體管ATR的源供給接地電壓GND。隧道磁阻元件TMR在與存儲數據對應的方向上被磁化，具有電阻Rmax和Rmin的某一個。
各MTJ存儲單元的電阻，嚴格地說，是隧道磁阻元件TMR、存取晶體管ATR的導通電阻和其它的寄生電阻的和，但由于隧道磁阻元件TMR以外的電阻部分與存儲數據無關，是恒定的，故以下假定對于與存儲數據對應的MTJ存儲單元的2種電阻來說，用Rmax和Rmin來表示，將兩者的差表示為ΔR(即，ΔR＝Rmax-Rmin)。
其次，說明存儲單元陣列10外圍的結構。
MRAM器件1還具備與各存儲單元行對應地在電源電壓Vcc與數字線DL的一端之間設置的數字線驅動晶體管41。數字線驅動晶體管41例如用N溝道MOS晶體管來構成。從行譯碼器20對數字線驅動晶體管41的柵供給在數據寫入時在對應的存儲單元行被選擇為數據寫入對象時被激活為高電平的譯碼信號。
因而，選擇行的數字線DL響應于數字線驅動晶體管41的導通，分別將其一端和另一端與電源電壓Vcc和接地電壓GND連接。其結果，可在選擇行的數字線中從電源電壓Vcc朝向接地電壓GND流過規定的方向的數據寫入電流。另一方面，在數據讀出時，在各存儲單元行中數字線驅動晶體管41被關斷，在各數字線DL中不流過電流。
行譯碼器20在數據讀出時根據行地址RA將選擇行的讀字線RWL激活為高電平，將非選擇行的讀字線RWL激活為低電平。假定行譯碼器20包含了未圖示的RWL驅動器。另一方面，在數據寫入時，將各讀字線RWL非激活為低電平。
MRAM器件1還具備在與存儲單元陣列10鄰接的區域中設置的多條數據總線DB1和DB2以及數據總線DB1’和DB2’。在夾住存儲單元陣列10的彼此相反一側的區域中配置數據總線DB1和DB2以及數據總線DB1’和DB2’。
MRAM器件1還具備分別與存儲單元列(例如，位線BL1～BLm)對應地設置的列選擇門晶體管CSG1～CSGm、位線驅動器BDVa1～BDVam和BDVb1～BDVbm。以下，分別對列選擇門晶體管CSG1～CSGm、位線驅動器BDVa1～BDVam和BDVb1～BDVbm進行總稱，也稱為列選擇門晶體管CSG和位線驅動器BDVa、BDVb。
位線BL經對應的列選擇門晶體管CSG與數據總線DB1和DB2的規定的一方連接。在圖1中，示出奇數行的位線與數據總線DB1相對應、偶數行的位線與數據總線DB2相對應的結構。例如位線BL1經列選擇門晶體管CSG1與數據總線DB1連接，位線BL2經列選擇門晶體管CSG2與數據總線DB2連接。
MRAM器件1還具備根據數據總線的條數而被確定的k條(k自然數)的列選擇線CSL1～CSLk。在圖1中示出的結構中，由于成為使用2條數據總線DB1和DB2進行數據讀出的結構，故用k＝m/2來示出。
列譯碼器25根據列地址CA的譯碼結果、即列選擇結果，將列選擇線CSL1～CSLk中的與列選擇結果對應的1條激活為選擇狀態(高電平)。以下，對列選擇線CSL1～CSLk進行總稱，也稱為列選擇線CSL。
此外，MRAM器件1具備與各列選擇線CSL對應地設置的與電路AD。與電路AD對列選擇門晶體管CSG輸出在數據寫入時被設定為高電平的控制信號WE的倒相電平與對應的列選擇線CSL的信號的與邏輯運算結果。
在各列選擇門晶體管CSG的柵上與接受對應的列選擇線CSL的輸入的與電路的輸出節點導電性地結合。1條列選擇線CSL控制分別與不同的數據總線連接的多個列選擇門晶體管的柵。例如，在分別與數據總線DB1和DB2連接的列選擇門晶體管CSG1和CSG2中，在各自的柵上接受與共同的列選擇線CSL1對應的與電路AD的輸入。
分別與線BL1～BLm的兩端對應地設置位線驅動器BDVa1～BDVam和BDVb1～BDVbm。由于與位線BL1～BLm對應地設置的位線驅動器BDVa1～BDVam的各自的結構是同樣的，位線驅動器BDVb1～BDVbm的結構是同樣的，故這里代表性地說明位線驅動器BDVa1、BDVb1的結構。
位線驅動器BDVal具有在電源電壓Vcc與位線BL1的一端(列譯碼器25一側)之間連接的位線驅動晶體管51；在位線BL1的一端與接地電壓GND之間連接的位線驅動晶體管52；以及分別控制位線驅動晶體管51和52的柵電壓用的邏輯門53和55。
邏輯門53將數據總線DB1、在數據寫入時被設定為高電平的控制信號WE和列選擇線CSL1這3個電壓電平間的與邏輯運算結果輸出給位線驅動晶體管51的柵。邏輯門55將數據總線DB1的倒相電平、控制信號WE和列選擇線CSL1這3個電壓電平間的與邏輯運算結果輸出給位線驅動晶體管52的柵。
與此不同，位線驅動器BDVb1具有在電源電壓Vcc與位線BL1的另一端(列譯碼器25的相反一側)之間連接的位線驅動晶體管61；在位線BL1的另一端與接地電壓GND之間連接的位線驅動晶體管62；以及分別控制位線驅動晶體管61和62的柵電壓用的邏輯門63和65。
邏輯門63將數據總線DB1’的倒相電平、控制信號WE和列選擇線CSL1這3個電壓電平間的與邏輯運算結果輸出給位線驅動晶體管61的柵。邏輯門65將數據總線DB1’、控制信號WE和列選擇線CSL1這3個電壓電平間的與邏輯運算結果輸出給位線驅動晶體管62的柵。
MRAM器件1還具備數據輸入電路80。數據輸入電路80包含輸入緩沖功能，根據從外部輸入的輸入數據DIN來驅動數據總線DB1、DB2以及數據總線DB1’、DB2’的電壓。該數據輸入電路80對與1條列選擇線CSL對應的2條位線進行2位的并列的數據寫入。具體地說，在進行與列選擇線CSL對應的位線中的奇數列的位線的數據寫入時，驅動數據總線DB1和DB1’的電壓。另一方面，在進行與列選擇線CSL對應的位線中的偶數列的位線的數據寫入時，驅動數據總線DB2和DB2’的電壓。
例如，對于與列選擇線CSL1對應的已選擇的位線BL1，在進行寫入數據為高電平(“1”)的數據寫入時，將數據總線DB1和DB1’驅動為高電平(電源電壓Vcc)。此外，對于選擇位線BL2來說，也同樣地在進行寫入數據為高電平(“1”)的數據寫入時，將數據總線DB2和DB2’驅動為高電平。
與此不同，對于與列選擇線CSL1對應的已選擇的位線BL1，在進行寫入數據為低電平(“0”)的數據寫入時，將數據總線DB1和DB1’驅動為低電平(接地電壓GND)。此外，對于選擇位線BL2來說，也同樣地在進行寫入數據為低電平(“0”)的數據寫入時，將數據總線DB2和DB2’驅動為低電平。
由此，在高電平數據的寫入時(DIN＝“1”)，在選擇列的位線BL中，在從位線驅動器BDVa朝向BDVb的方向上流過數據寫入電流+Iw。在低電平數據的寫入時(DIN＝“0”)，在選擇列的位線BL中，在與高電平數據寫入時相反的方向、即從位線驅動器BDVb朝向BDVa的方向上流過數據寫入電流-Iw。
流過數字線DL的數據寫入電流在MTJ存儲單元MC中發生沿磁化困難軸方向的磁場。另一方面，流過位線的、與寫入數據對應的方向的數據寫入電流在MTJ存儲單元MC中發生沿磁化容易軸方向的磁場。在對應的數字線DL和位線BL這兩者中流過數據寫入電流的存儲單元MC中，以磁的方式寫入與流過位線BL的數據寫入電流的方向對應的寫入數據。
MRAM器件1還具備與各位線BL對應地設置的預充電晶體管67；讀出放大器電路70；讀出選擇門晶體管91、92；以及數據輸出電路75。
預充電晶體管67導電性地結合在預充電電壓Vpc與各位線BL之間。預充電晶體管67響應于預充電信號φPR而導通。例如，可將接地電壓GND作為預充電電壓Vpc來使用。
在MRAM器件1的備用期間、MRAM器件1的激活期間內的數據寫入工作和數據讀出工作的前后，為了對各位線BL進行預充電而激活預充電信號φPR。另一方面，在MRAM器件的激活期間內的數據寫入和數據讀出工作時，將預充電信號φPR非激活為低電平。響應于此，將各位線BL與預充電電壓Vpc(接地電壓GND)隔開。
讀出選擇門晶體管91和92分別連接在數據總線DB1和DB2與讀出放大器電路70之間。分別對讀出選擇門晶體管91和92的柵輸入在數據讀出時有選擇地被設定為高電平的讀出選擇信號SA1和SA2。例如用N溝道MOS晶體管構成讀出選擇門晶體管91和92。因而，在數據讀出時，讀出選擇門晶體管91和92的一方導通，數據總線DB1和DB2的一方與讀出放大器電路70連接。
參照圖2，讀出放大器電路70具有N溝道MOS晶體管71，連接在節點No與數據總線DB1(DB2)之間；N溝道MOS晶體管71r，連接在節點/No與參照數據總線DBr之間；P溝道MOS晶體管72，連接在節點Nsp與節點No之間；P溝道MOS晶體管72r，連接在節點Nsp與節點/No之間；也可P溝道MOS晶體管73，連接在電源電壓Vcc與節點Nsp之間。此外，參照數據總線DBr與恒定電流源77連接，通過基準電流Iref。再有，也可將讀出放大器電路70的電源電壓定為與電源電壓Vcc獨立的電壓。再有，將「/」的記號定為表示倒相、否定、互補等。在以下所述中也是同樣的。
晶體管72和72r的各柵與節點No連接。晶體管72和72r構成電流鏡電路，分別對節點No和/No供給同一基準電流Iref。
此外，讀出放大器電路70具有生成恒定的基準電壓Vref的基準電壓發生電路76。
對晶體管71和71r的各柵輸入規定的基準電壓Vref。考慮隧道磁阻元件中的隧道膜(絕緣膜)的可靠性等，例如將基準電壓Vref設定為約400mV。由此，可避免因施加過大電壓引起的存儲單元破壞，可提高工作可靠性。
晶體管71和71r將數據總線DB1(DB2)和參照數據總線DBr維持為與基準電壓Vref的電平的程度，同時放大數據總線DB1(DB2)和參照數據總線DBr的通過電流差，變換為節點No與/No間的電壓差。其結果，節點No與/No間的電壓差ΔV具有與選擇存儲單元的存儲數據對應的極性。因而，根據節點No的電壓可生成讀出數據RDT。
對晶體管73的柵輸入與數據讀出時相一致地被激活為低電平的讀出啟動信號/SE。晶體管73響應于讀出啟動信號/SE的記號(低電平)而供給工作電流，使讀出放大器電路70工作。
如果詳細地說明數據讀出時的工作，則激活選擇行的讀字線RWL和與選擇列對應的列選擇線CSL。伴隨于此，接受對應的列選擇線CSL的激活信號(高電平)和控制信號WE的倒相信號(在數據讀出時為高電平)的輸入的與電路AD輸出高電平。伴隨于此，對應的列選擇門晶體管接通。其結果，形成了讀出放大器電路70-讀出選擇門晶體管(91或92)-選擇數據總線(DB1或DB2)-列選擇門晶體管CSG-選擇位線-隧道磁阻元件TMR-存取晶體管ATR-源電壓線SL-接地電壓GND的讀出電流路徑，流過與選擇存儲單元的電阻(即存儲數據)對應的讀出電流Is。
在該結構中，讀出電流Is與通過選擇存儲單元的存儲單元電流Icell相當，在選擇存儲單元的電阻是Rmax和Rmin時，分別被設計為Is(Rmax)和Is(Rmin)。上述的基準電流Iref被設計在上述Is(Rmax)和Is(Rmin)的中間值。
數據輸出電路75包含輸出緩沖功能，將由讀出放大器電路70生成的讀出數據作為輸出數據DOUT輸出給外部。
使用圖3和圖4說明以上已說明的MRAM器件中的數據寫入和數據讀出工作。
參照圖3，在數據寫入時，各讀字線RWL被非激活為低電平(接地電壓GND)，選擇行的數字線DL被激活。再者，雖然未圖示，但選擇列的列選擇線CSL被激活。
由此，分別對選擇行的數字線DL和選擇列的位線BL供給恒定方向的數據寫入電流Ip和與寫入數據對應的方向的數據寫入電流±Iw。在此，數據寫入電流±Iw是對不同的方向的數據寫入電流+Iw和-Iw的總稱。其結果，對位于選擇行的數字線和選擇列的位線的交點的選擇存儲單元進行數據寫入。
在數據讀出時，將與選擇行對應的讀字線RWL激活為高電平，另一方面，各數字線DL被非激活而不流過電流。雖然未圖示，但選擇列的列選擇線CSL被激活。
選擇列的位線BL經選擇存儲單元被下拉到接地電壓GND。讀出放大器電路70響應于讀出啟動信號/SE的激活，如上所述，將數據總線DB1(DB2)和參照數據總線DBr上拉到基準電流Iref的電壓電平并維持該電壓電平。
此時，在包含選擇列的位的讀出電流路徑上流過與選擇存儲單元的存儲數據對應的讀出電流Is。通過檢測該讀出電流Is與上述的基準電流Iref的電流差，可讀出選擇存儲單元的存儲數據。
在圖4中示出其它的數據讀出工作的變型。
此外，在此假定使用與圖2不同的讀出放大器電路。
在數據讀出工作中，讀出放大器電路70經數據總線DB1或DB2對選擇列的位線BL供給恒定的讀出電流Is。據此，在選擇列的位線BL上根據讀出電流Is發生與選擇存儲單元的2種電阻(Rmax、Rmin)對應的電壓V1或V0。
因而，通過檢測與上述的電壓V1和V0的中間電平對應地被設計的規定電壓Vr與連接到選擇位線上的數據總線DB1或DB2的電壓的電壓差，可讀出選擇存儲單元的存儲數據。
再有，由于可應用放大、檢測電壓差用的一般的結構作為讀出放大器電路，故省略關于其詳細的電路結構的說明。此外，關于在圖4中生成的數據寫入工作，由于與圖3是同樣的，故不重復進行其說明。
由于圖3和圖4的任一種數據讀出工作都根據流過讀出電流路徑的讀出電流Is來進行，故如果在讀出電流路徑上介入的晶體管組的電阻變大，則在讀出工作中很費時間，且在高速的數據讀出中導致障礙。
例如，選擇位線上的選擇單元中的存取晶體管ATR的溝道電阻成為原因。此外，對于已接通的列選擇門晶體管CSG或讀出選擇門晶體管91和92來說，也可以說成為同樣的原因。
其次，說明抑制讀出電流路徑上的晶體管組的電阻用的結構。
參照圖5，用表面溝道型場效應晶體管設置在連接的讀出電流路徑上的晶體管組中包含的存取晶體管ATR和外圍電路中包含的晶體管PTR的至少一部分。表面溝道型場效應晶體管是在半導體襯底的表面上設置了作為載流子的移動的區域的溝道的晶體管，與在半導體襯底內設置了溝道的埋入溝道型場效應晶體管相比，其溝道電阻(晶體管具有的電阻)小。
外圍電路中包含的晶體管PTR例如與圖2中的列選擇門晶體管CSG、讀出選擇門晶體管91和92相當。
在半導體襯底SUB中設置存取晶體管ATR和外圍電路晶體管PTR。
存取晶體管ATR具有與在半導體襯底SUB中設置的源和漏相當的雜質區110、120(n型區域)和溝道區210(p型)。在這樣的溝道區210的上表面上經柵絕緣膜形成與讀字線RWL相當的柵區130。該柵區130用N型擴散多晶硅材料來形成。由于存取晶體管ATR的上部區域中的信號線組和與隧道磁阻元件TMR的連接關系與圖12中示出的情況相同，故不重復進行詳細的說明。再有，在此說明了N溝道MOS晶體管的結構，但對于P溝道MOS晶體管來說，也可同樣地設計。對于溝道區210來說，使用n型的溝道來代替p型的溝道，對于柵區130來說，使用P型擴散多晶硅材料來代替N型擴散多晶硅材料。
同樣，外圍電路晶體管PTR具有與在半導體襯底SUB中設置的源和漏相當的雜質區110#、120#(n型區域)、溝道區210#(p型)和在溝道區210的上表面上經柵絕緣膜形成的柵區130#。為了實現圖1中示出的規定的連接關系，將雜質區110#和120#和分別連接的金屬布線261和262以及在柵區130#中形成的柵布線與所希望的節點導電性地結合。再有，對于P溝道MOS晶體管來說，也可同樣地設計。
這樣，通過用表面溝道型場效應晶體管來設計連接到讀出電流路徑上的晶體管組的至少一部分，可抑制連接到讀出電流路徑上的晶體管組中的接通時的電阻。其結果，由于減輕了讀出電流路徑中的RC負載，同時讀出電流或在讀出電流的選擇位線上產生的電壓依賴于選擇存儲單元的存儲數據(電阻)，故可進行高速且沒有錯誤讀出的數據讀出。
使用圖6說明連接到讀出電流路徑上的晶體管組中的按照實施例1的設計參數的設定。
參照圖6，考慮了不要求高速的工作的外圍電路中包含的晶體管PTR#的相同種類的參數來設計存取晶體管ATR的閾值電壓Vth和柵長Lg。對于在讀出電流路徑上介入的晶體管組來說，為了抑制溝道電阻，通過將溝道電阻設計得較小可期待獲得高速的工作，另一方面，接通時的漏泄電流變大了。因而，對于不期待精密的工作、不要求高速性的電路、例如生成規定的電壓的電路等來說，為了減少漏泄電流，希望將溝道電阻設計得較大。在本實施例中，作為圖6中示出的外圍電路晶體管PTR#，例如可舉出構成圖2中的基準電壓發生電路76的晶體管組。
外圍電路晶體管PTR#的閾值電壓是Vth(mid)，柵長用Lg(mid)來示出。另一方面，存取晶體管ATR與構成外圍電路的外圍電路晶體管PTR相比，是具有最小的柵長Lg(min)的晶體管和具有閾值電壓的絕對值的最小值Vth(min)的晶體管。
在存取晶體管ATR中，為了抑制選擇位線上的選擇存儲單元中的溝道電阻，除了采用圖5中示出的表面溝道型場效應晶體管的結構外，通過使柵長Lg(min)為最短來抑制溝道電阻。因而，在存取晶體管ATR中，將柵長設計成滿足Lg(mid)＞Lg(min)。
此外，關于閾值電壓的絕對值，設計成Vth(mid)＞Vth(min)在溝道電阻的抑制方面也是有效的。利用在晶體管的襯底中注入的雜質濃度或柵絕緣膜厚度的調整，可將閾值電壓設計成不同的電平。其結果，存取晶體管ATR的每單位尺寸的溝道電阻比外圍電路晶體管PTR#的溝道電阻小。
再有，在圖5和圖6中示出的存取晶體管ATR中，與圖13和圖14中示出的結構相同，在行方向上延伸地形成雜質區110，也可起到源電壓線SL的作用。
其結果，通過進一步進行規定的設計，可抑制在讀出電流路徑上介入的晶體管組的溝道電阻，伴隨讀出電流路徑中的RC負載的減輕，可進行高速且沒有錯誤讀出的數據讀出。
實施例2參照圖7，實施例2的MRAM器件2與按照圖1中示出的實施例的MRAM器件1相比，在具備讀門晶體管RG1～RGm這一點以及位線BL與數據總線DB1和DB2之間的連接結構不同這一點上有差別。此外，在將根據在數據總線DB1或DB2上呈現的電壓或電流來檢測存儲數據的讀出放大器電路70代替為讀出放大器電路70#這一點上不同。
在按照實施例2的結構中，列選擇門晶體管CSG1～CSGm導電性地結合在對應的位線BL1～BLm與電源電壓Vcc之間。再有，關于列選擇門晶體管CSG1～CSGm的導通、關斷控制，由于與圖1是同樣的，故不重復進行其詳細的說明。
讀門晶體管RG1～RGm導電性地結合在數據總線DB1和DB2的規定的一方與接地電壓GND之間，其柵分別與位線BL1～BLm連接。以下，也將讀門晶體管RG1～RGm總稱為讀門晶體管RG。
通過作成這樣的結構，在數據讀出時，選擇位線經對應的列選擇門晶體管CSG被上拉到電源電壓Vcc，另一方面，經選擇存儲單元被下拉到接地電壓GND。因而，在選擇位線上產生與選擇存儲單元的電阻(即存儲數據)對應的電位。選擇存儲單元列的讀門晶體管以與選擇位線的電位對應的驅動力將數據總線DB1和DB2的規定的一方驅動為接地電壓GND。
因而，通過利用讀出放大器電路70#比較數據總線DB1或DB2的通過電流與規定的基準電流的電流差，可進行與在實施例1中已說明的同樣的數據讀出。
或者，如果在預充電到數據總線DB1和DB2的各自的規定的電壓后開始數據讀出工作，則數據總線DB1或DB2的電壓變化與選擇存儲單元的存儲數據相對應。因而，通過利用讀出放大器電路70#檢測與選擇存儲單元對應的一方的數據總線的電壓，也可進行來自選擇存儲單元的數據讀出。
這樣，通過作成經讀門晶體管RG驅動數據總線DB1或DB2的結構，由于可抑制通過選擇存儲單元的電流路徑的RC負載，故可實現數據讀出工作的高速化。
在按照實施例2的結構中，在實施例1中已說明的讀出電流路徑在概念上包含選擇存儲單元的通過電流(存儲單元電流Icell)的路徑和通過數據總線DB1、DB2和讀門晶體管RG的讀出驅動電流Irg的路徑這兩者。
由于選擇列的讀門晶體管在接通狀態下與數據總線DB1、DB2連接，故對于讀門晶體管RG來說，如果與連接到實施例1中示出的讀出電流路徑上的晶體管組同樣地作成圖5和圖6中示出的結構，則可抑制在讀出電流路徑上存在的晶體管組的溝道電阻，其結果，按照規定的設計，由于減輕了讀出電流路徑中的RC負載，同時讀出電流或在讀出電流的選擇位線上產生的電壓依賴于選擇存儲單元的存儲數據(電阻)，故可進行高速且沒有錯誤讀出的數據讀出。
在以上所述中，說明了通過將讀出電流路徑上存在的晶體管組設定為規定的結構和規定的設計值來抑制溝道電阻以實現沒有錯誤讀出且高速的數據讀出的結構。
另一方面，在數據寫入時，必須對分別與選擇行和選擇列對應的數字線DL和位線BL供給充分的數據寫入電流，對于供給數據寫入電流用的驅動晶體管組來說，上述的晶體管的溝道電阻也成為數據寫入電流的供給量的主要的妨礙原因。即，圖1和圖7中示出的數字線驅動晶體管41以及位線驅動晶體管51、52、61和62為了具有充分的電流驅動能力而用表面溝道型場效應晶體管來構成。此外，必須設計抑制溝道電阻的晶體管。因而，如在圖5和圖6中已說明的那樣，將數字線驅動晶體管41以及位線驅動晶體管51、52、61和62設計成滿足柵長Lg(min)(Lg(mid)＞Lg(min))。此外，設計成滿足閾值電壓的絕對值Vth(mid)(Vth(mid)＞Vth(min))。
這樣，通過用規定的設定條件構成供給數據寫入電流的驅動晶體管，可抑制溝道電阻，可充分地供給數據寫入時的數據寫入電流。
此外，同樣，在數據讀出時之前進行的預充電工作中，對于對位線BL進行預充電的預充電晶體管67來說，溝道電阻成為妨礙預充電工作的主要原因。即，由于必須對位線BL充分地驅動預充電電壓Vpc，用表面溝道型場效應晶體管來構成圖1和圖7中示出的預充電晶體管67。此外，必須設計抑制溝道電阻的晶體管。因而，如圖5和圖6中已說明的那樣，將預充電晶體管67設計成滿足柵長Lg(min)(Lg(mid)＞Lg(min))。此外，設計成滿足閾值電壓的絕對值Vth(mid)(Vth(mid)＞Vth(min))。
這樣，通過用規定的設定條件構成供給預充電電壓Vpc的預充電晶體管，可抑制溝道電阻，可高速地進行預充電工作時的工作。
以上，參照附圖詳細地說明了本發明，但這些說明始終是例示性的，而不是在任何意義上來限定本發明，本發明的要旨和范圍只由后附的權利要求書來限定，包含與權利要求的范圍均等的意義和范圍內的全部的變更。
權利要求
1.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，被配置成行列狀，具有其電阻分別隨以磁的方式寫入的存儲數據變化的磁阻元件；數據線，在數據讀出時流過與選擇存儲單元的存儲數據對應的讀出電流，其中上述選擇存儲單元與上述多個磁性體存儲單元中的地址信號相對應；以及外圍電路，用來對上述選擇存儲單元進行數據讀出和數據寫入，上述外圍電路包含根據上述讀出電流來讀出上述選擇存儲單元的存儲數據的讀出放大器電路，使上述讀出電流通過的晶體管中的至少一部分的每單位尺寸的溝道電阻被設計成比上述外圍電路中的其它的晶體管中的每單位尺寸的溝道電阻為最大的至少一部分的溝道電阻小。
2.如權利要求1中所述的薄膜磁性體存儲器，其特征在于使上述讀出電流通過的晶體管中的至少一部分的閾值電壓的絕對值比上述外圍電路中的其它的晶體管中的閾值電壓的絕對值為最大的至少一部分的晶體管的閾值電壓的絕對值小。
3.如權利要求1中所述的薄膜磁性體存儲器，其特征在于使上述讀出電流通過的晶體管中的至少一部分的柵長比上述外圍電路中的其它的晶體管中的柵長為最大的至少一部分的柵長短。
4.如權利要求1中所述的薄膜磁性體存儲器，其特征在于將使上述讀出電流通過的晶體管中的至少一部分作為表面溝道型場效應晶體管來制造。
5.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數據線包含分別與上述磁性體存儲單元的規定區劃對應地設置的多條位線，上述多個磁性體存儲單元還分別具有在對應的位線與固定電壓之間與上述磁阻元件串聯地連接的、有選擇地導通的存取晶體管，使上述讀出電流通過的晶體管中的上述至少一部分包含上述存取晶體管。
6.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數據線包含分別與上述磁性體存儲單元的規定區劃對應地設置的多條位線，上述外圍電路還包含有選擇地使上述多條位線與上述讀出放大器電路連接的多個選擇門晶體管，使上述讀出電流通過的晶體管中的上述至少一部分包含上述多個選擇門晶體管。
7.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數據線包含分別與上述磁性體存儲單元的規定區劃對應地設置的多條讀出數據線，上述外圍電路還包含在上述多條讀出數據線與上述讀出放大器電路之間分別設置的、有選擇地使上述多條讀出數據線與讀出放大器連接的多個選擇門晶體管，使上述讀出電流通過的晶體管中的上述至少一部分包含上述多個選擇門晶體管。
8.如權利要求1中所述的薄膜磁性體存儲器，其特征在于上述數據線包含分別與上述磁性體存儲單元的規定區劃對應地設置的多條位線；以及連接到上述讀出放大器上的讀出數據線，上述多個磁性體存儲單元還分別具有在對應的位線與固定電壓之間與上述磁阻元件串聯地連接的、至少在上述選擇晶體管中導通的存取晶體管，在數據讀出時，上述多條位線中的經上述選擇存儲單元與上述規定電壓連接的選擇位線還與不同于上述規定電壓的電壓連接，上述外圍電路包含以與上述選擇位線的電位對應的驅動力驅動上述讀出數據線用的讀出門晶體管，使上述讀出電流通過的晶體管中的上述至少一部分包含上述讀出門晶體管。
9.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，包含其電阻分別隨以磁的方式寫入的存儲數據變化的磁阻元件，被配置成行列狀；多條寫入電流線，用來有選擇地發生對上述多個磁性體存儲單元中的與地址信號對應的選擇存儲單元施加的數據寫入磁場；以及外圍電路，用來進行對上述選擇存儲單元的數據讀出和數據寫入，上述外圍電路包含與上述多條寫入電流線對應地設置的、對于對應的電流寫入線供給數據寫入電流的多個寫入驅動晶體管，各上述寫入驅動晶體管的每單位尺寸的溝道電阻被設計成比上述外圍電路中的其它的晶體管中的每單位尺寸的溝道電阻為最大的至少一部分的晶體管的每單位尺寸的溝道電阻小。
10.如權利要求9中所述的薄膜磁性體存儲器，其特征在于各上述寫入驅動晶體管的閾值電壓的絕對值比上述外圍電路中的其它的晶體管中的閾值電壓的絕對值為最大的至少一部分的晶體管的閾值電壓的絕對值小。
11.如權利要求9中所述的薄膜磁性體存儲器，其特征在于各上述寫入驅動晶體管的柵長比上述外圍電路中的其它的晶體管中的柵長為最大的至少一部分的柵長短。
12.如權利要求9中所述的薄膜磁性體存儲器，其特征在于將各上述寫入驅動晶體管作為表面溝道型場效應晶體管來制造。
13.一種薄膜磁性體存儲器，其特征在于，具備多個磁性體存儲單元，包含其電阻分別隨以磁的方式寫入的存儲數據變化的磁阻元件，被配置成行列狀；數據線，在數據讀出時流過與選擇存儲單元的存儲數據對應的讀出電流，其中上述選擇存儲單元與上述多個磁性體存儲單元中的地址信號相對應；以及外圍電路，用來對上述選擇存儲單元進行數據讀出和數據寫入，上述外圍電路包含在上述數據線與規定電壓之間設置的、將上述數據線預充電到上述規定電壓用的預充電晶體管，上述預充電晶體管的每單位尺寸的溝道電阻被設計成比上述外圍電路中的其它的晶體管中的每單位尺寸的溝道電阻為最大的至少一部分的溝道電阻小。
14.如權利要求13中所述的薄膜磁性體存儲器，其特征在于各上述預充電晶體管的閾值電壓的絕對值比上述外圍電路中的其它的晶體管中的閾值電壓的絕對值為最大的至少一部分的晶體管的閾值電壓的絕對值小。
15.如權利要求13中所述的薄膜磁性體存儲器，其特征在于將各上述預充電晶體管作為表面溝道型場效應晶體管來制造。
全文摘要
作為連接到讀出電流路徑上的晶體管組的1個的MTJ存儲單元中的存取晶體管(ATR)用表面溝道型場效應晶體管來構成。表面溝道型場效應晶體管與埋入溝道型場效應晶體管相比，其溝道電阻低，可減輕讀出電流路徑的RC負載。伴隨于此，可進行高速的數據讀出。
文檔編號G11C11/16GK1482616SQ03131290
公開日2004年3月17日 申請日期2003年5月13日 優先權日2002年9月13日
發明者日高秀人, 石川正敏, 大石司, 敏 申請人:三菱電機株式會社