帶有含雙寄存器的頁面緩沖器的存儲器件及其使用方法

專利名稱：帶有含雙寄存器的頁面緩沖器的存儲器件及其使用方法
技術領域：
本發明涉及半導體存儲器件領域，尤其涉及帶有含雙寄存器的頁面緩沖器電路的閃速存儲器件。
背景技術：
近來半導體存儲器件的發展趨勢是高集成度、大容量、和支持高速運行的系統。易失性存儲器(例如，DRAM(動態隨機存取存儲器)和SRAM(靜態隨機訪問存儲器)和非易失性存儲器(例如，閃速存儲器)兩者都保持這樣的趨勢。
閃速存儲器一般細分為NOR(或非)型閃速存儲器和NAND(與非)型閃速存儲器。NOR型閃速存儲器用在高速無序讀取小容量信息所需的應用中，而NAND型閃速存儲器用在有序讀取信息所需的應用中。
閃速存儲器件利用存儲單元來存儲數據。存儲單元包括單元晶體管。每個單元晶體管含有控制電極和浮柵。由于閃速存儲器件通過絕緣薄膜，利用隧道效應來存儲信息，所以，它需要花費一些時間來存儲信息。
為了在短時間內存儲大容量信息，NAND型閃速存儲器使用也稱為頁面緩沖器電路的寄存器。為了迅速存儲在存儲區中，從外部供應大量數據。首先將它們存儲在寄存器中，然后，從那里存儲到存儲單元中。
在傳統NAND型閃速存儲器中，一頁數據的大小不超過512個字節。如果假設NAND型閃速存儲器的編程時間(或信息存儲時間)大約是200到500微秒，和在100毫微秒的間隔內把1-字節數據從外部裝入頁面緩沖器電路中，那么，把512-字節信息裝入頁面緩沖器電路中要花費大約50微秒。


圖1顯示了現有技術中的具體例子。本文件的圖1取自美國專利第5,831,900號(那個文件的圖7)。為了便于當前的討論，已經加上附加標號。
圖1的器件告訴我們，通過周圍電路使頁面緩沖器20-i復位之后，將數據從數據線IO裝入鎖存器30中。通過晶體管Q4(通常，通過接收適當的編程命令信號)，把裝入鎖存器中的數據編程到存儲單元2-1、2-2、2-3中。這個編程過程通常用于編程NAND閃速存儲器。
但是，這個過程存在局限性。在這個編程操作中，如果要把數據裝入鎖存器30中，必須等到以前裝載的數據在前一個編程循環中完成編程之后。如上所述，裝入鎖存器30中的數據以字節(例如，8個位)為單位前進。因此，把數據裝入長達2048個字節的一頁花費很長時間。這是因為，鎖存器30繼續存儲數據，直到寄存器的信息被存儲在適當的相應存儲單元中為止。
現有技術中存在的另一個問題是往回復制問題。有時，復制操作需要從數據的第一頁進行到第二頁。如果希望通過晶體管Q7，把第一頁中存儲單元的數據鎖存在鎖存器電路30上之后，進行復制操作，那么，鎖存數據通過晶體管Q4被編程到第二頁。在那種情況下，復制到第二頁的編程數據因鎖存器電路而被倒置。換句話說，1變成0，和0變成1。這個問題在現有技術中是通過向存儲單元陣列提供標志單元，和取決于數據是否被倒置，更新它們的值來解決的。
圖2顯示了現有技術中這個問題的具體例子。本文件的圖2取自美國專利第5,996,041號(那個文件的圖8和圖9)。為了便于當前的討論，已經加上附加標號。
在圖2中，顯示了往回復制功能。存儲單元陣列內第一頁中的數據被裝入頁面緩沖器中。此后，把數據復制到該陣列中的另一個位置中，但是以倒置的形式。靠右的位是標志單元，指示這個數據處在倒置形式下。
現有技術在存儲器件到底能變成多大方面受到限制。例如，假設頁面緩沖器電路可以臨時存儲2048字節的信息，那么，當在100毫微秒的間隔內把1字節信息裝入頁面緩沖器電路中時，裝載2048-字節的信息需要花費大約200微秒。因此，裝載時間幾乎與200到500微秒的信息存儲時間(或編程時間)相當。這樣，NAND型閃速存儲器的信息存儲特性受裝載時間嚴重影響。
隨著NAND型閃速存儲器的集成度不斷提高，與傳統閃速存儲器相比，必須越來越大量地處理數據。并且，必須在不使信息存儲特性變差的情況下處理它。
原申請的技術公開主要總結在本申請的圖22和23中。如圖22和23所示，頁面緩沖器包括兩個含有鎖存器的寄存器。第一寄存器含有第一鎖存器LATCH1和第二寄存器含有第二鎖存器LATCH2。原美國專利申請第一0/013191號詳細描述了這種結構。如圖22所示，在步驟F1，通過數據線把要編程的數據裝入LATCH1的節點N4中。接著，在步驟F2，把數據從LATCH1中的節點N4傳送(或轉儲)到LATCH2的節點N3。根據節點N3的數據狀態，在圖23中的編程步驟F3期間，把數據編程到存儲單元陣列的第一頁中。如果節點N3的數據是“0”(地電平和編程狀態)，那么，編程存儲單元。另一方面，如果節點N3的數據是“1”(Vcc電平和編程禁止狀態)，那么，不編程存儲單元。請注意，一頁包括受一條字線控制的一組存儲單元。
在編程之后，必須檢查該頁的存儲單元，以確定存儲單元是否已經得到成功編程。下文稱這個檢查過程為“編程核驗讀取”，即，圖23的步驟F4。在編程核驗讀取過程中，如果要編程的單元沒有得到編程，那么，將節點N3的狀態復位成“0”，和如果要編程的單元得到編程，那么，將節點N3的狀態復位成“1”。沒有被編程的單元必須根據上述編程過程重新編程。
如果所有單元被編程，在步驟F5期間，將節點N3設置為“1”。這使存儲單元陣列第一頁的過程結束。
在存儲單元陣列的第一頁的編程過程中，同時把第二頁的數據裝入LATCH1的節點N4中。結果是，在給定頁面緩沖器中同時執行兩個過程。
名稱為“半導體存儲器件和編程它的方法(SEMICONDUCTOR MEMORYDEVICE AND METHOD OF PROGRAMMING THE SAME)”的美國專利第6,031,760號結合它的圖5，描述了象征著典型傳統存儲器件的現有技術單鎖存器存儲器件。描述的電路含有只包括單鎖存器電路LT的單讀出放大器S/A。

發明內容
本發明的目的是解決現有技術中存在的問題。
按照本發明的一個方面，提供一種非易失性存儲器，包括存儲數據的存儲單元陣列；選通存儲在一組存儲單元中的數據的Y-門控電路；通過讀出節點耦合在存儲單元陣列與Y-門控電路之間的頁面緩沖器，該頁面緩沖器包括第一讀出放大器和第二讀出放大器；響應存儲信號，存儲第一讀出放大器的數據的存儲電路；和其中，第一讀出放大器包括第一數據寄存器，和第二讀出放大器包括第二數據寄存器，所述第二數據寄存器與第一數據寄存器一起可操作地與讀出節點耦合。按照本發明的另一方面，提供一種編程存儲器件的設備，用于對所選存儲單元編程，之后，為了成功編程核驗所選存儲單元，并且，在對一個或多個這樣所選存儲單元的編程不成功的情況下，在逐步提高的編程電壓下重復進行這樣的編程，直到對所有要編程單元的編程都得到核驗為止，該設備包括高速緩沖數據寄存器；為了編程將數據從所述高速緩沖數據寄存器存儲到其中的主數據寄存器；為了核驗將數據從所述高速緩沖數據寄存器存儲到其中的存儲電路；確定主數據寄存器中的數據是否得到成功編程的有效/無效檢驗電路。
按照本發明的另一方面，提供一種非易失性存儲器，包括存儲數據的非易失性存儲單元陣列；選通存儲在一組非易失性存儲單元中的數據的Y-門控電路；通過讀出節點耦合在非易失性存儲單元陣列與Y-門控電路之間的頁面緩沖器，該頁面緩沖器包括第一讀出放大器和第二讀出放大器；其中，第一讀出放大器包括第一數據寄存器；第二讀出放大器包括第二數據寄存器，所述第二數據寄存器與第一數據寄存器一起可操作地與讀出節點耦合；和包含所述第一數據寄存器的數據的取逆數據的存儲電路；連接在第二數據寄存器和存儲電路之間的恢復電路，用于響應恢復信號，根據存儲電路的內容復位第二數據寄存器的內容；與第二讀出放大器連接的有效/無效檢驗電路，用于生成指示存儲器件內的數據單元是否已經被成功編程的信號。
按照本發明的另一方面，提供一種編程非易失性存儲器件的方法，該方法包括步驟把數據存儲到第一數據寄存器中；把數據的逆值傳送到存儲電路；把數據從第一數據寄存器轉儲到第二數據寄存器；根據第二數據寄存器中的數據編程存儲單元；核驗存儲第二數據寄存器的存儲單元的狀態的存儲單元；和通過有效/無效檢驗電路檢驗第二數據寄存器，判斷存儲單元是否得到編程。
附圖簡述圖1是現有技術中含有頁面緩沖器的存儲器件的圖形；圖2是現有技術中的往回復制操作、和由于使數據倒置而使它變得必不可少的標志位的圖解；圖3是根據本發明實施例構造的半導體存儲器件的方塊圖；圖4是圖3所示的存儲器的排列方案的圖形；圖5是圖3所示的器件的頁面寄存器和Y-門控電路的詳細電路圖；圖6是說明根據本發明實施例的編程方法的流程圖；圖7是實現圖6所示的方法的信號命令的時序圖；
圖8是正在應用圖7所示的信號命令的時候，圖5所示的電路中數據流動的描繪；圖9是在圖3所示的器件中實現讀取方法的信號命令的時序圖；圖10是正在應用圖9所示的信號命令的時候，圖5所示的電路中數據流動的描繪；圖11是說明根據本發明實施例的往回復制方法的流程圖；圖12是在圖3所示的器件中實現根據本發明實施例的往回復制方法的信號命令的時序圖；圖13是遵照圖12的前半部分的信號命令，已經從存儲單元傳送到頁面緩沖器的數據的描繪；圖14是遵照圖12的后半部分的信號命令，已經從存儲單元傳送到頁面緩沖器的數據的描繪；圖15是說明根據本發明實施例的擦除方法的流程圖；圖16是在圖3所示的器件中實現擦除方法的信號命令的時序圖；圖17是正在應用圖16所示的信號命令的時候，圖5所示的電路中數據流動的描繪；圖18是對于兩者預備存儲器件設計，如何計算大存儲量的描繪；圖19是說明包括圖18所示的兩種在內，存儲器件的各種設計選擇的表格；圖20是說明1個塊的排列的方塊圖；圖21是說明如何根據本發明裝載數據，以取得更大容量的時序的圖形；圖22是代表在本發明的一部分是它的延續的原申請中詳細描述的雙寄存器存儲器件的簡單總結的示意性電路圖；圖23是代表在原申請中詳細描述的雙寄存器存儲器件編程方法的簡單總結的流程圖；圖24是說明本發明解決的問題的典型存儲器件的示意性電路圖；圖25是在數個存儲單元上的電壓分布的曲線圖，并且說明了本發明解決的問題；圖26是根據本發明的一個實施例的新發明雙寄存器存儲器件的示意性電路圖；圖27是說明新發明雙寄存器存儲器件編程方法的一個實施例的流程圖；
圖28是說明基于新發明編程方法的各種信號和它們的相關時序的時序圖；和圖29是在數個存儲單元上的電壓分布的曲線圖，并且說明了本發明建議的解決方案。
優選實施例詳述如上所述，本發明提供了半導體存儲器件，以及使用它的方法。現在對本發明作更詳細描述。
現在參照圖3，描述根據本發明構造的存儲器件100。存儲器件100可以是NAND閃速存儲器。存儲器件100含有存儲數據的存儲單元陣列110、頁面寄存器和讀出放大器(S/A)塊120、和選通存儲在一組存儲單元中的數據的Y-門控電路130。頁面寄存器和S/A塊120耦合在存儲單元陣列110和Y-門控電路130之間。
頁面寄存器和S/A塊120包括頁面緩沖器122。正如下面將作更詳細描述的那樣，根據本發明，頁面緩沖電路122包括雙寄存器。
器件100還包括附加部件，譬如，X-緩沖器鎖存器和解碼器、Y-緩沖器鎖存器和解碼器、命令寄存器、控制邏輯和高電壓發生器、和全局緩沖器。如圖所示，并且，正如從下面的描述中所了解的那樣，它們交換數據、地址、和命令信號。
現在參照圖4，圖4顯示了存儲單元陣列110的示范性排列。圖中顯示了許多位線，它們被交替命名為BLe和BLo，其中，“e”代表偶數，和“o”代表奇數。許多個存儲單元(M1，M2，...，Mm)與各條位線連接。
一組存儲單元(例如，M1)受單條字線(例如，WL1)控制。對于本申請來說，在那個組中的單元被稱為一個頁單位。
現在參照圖5，更詳細地描述頁面寄存器和S/A塊120、和Y-門控電路130。
Y-門控電路130在頁面寄存器和S/A塊120與數據線131之間。數據線131可以用于位D0-D7。
Y-門控電路130由兩個NMOS(N型金屬氧化物半導體)晶體管132和133構成。晶體管132和133受信號YA和YB控制。信號YA和YB可以從來自列地址的信息中導出。
頁面寄存器和S/A塊120包括單頁面緩沖器122，單頁面緩沖器122含有包括讀出節點E的讀出線125。一條或多條位線可以在節點E上與頁面緩沖器1 22連接。在圖5的例子中，兩條位線BLe和BLo與節點E連接。
晶體管141含有與相應位線BLe連接的源極、與提供信號VIRPWR的節點連接的漏極、和連接成接收柵極控制信號VBLe的柵極。
晶體管142含有與相應位線LBo連接的源極、與提供信號VIRPWR的節點連接的漏極、和連接成接收柵極控制信號VBLo的柵極。
在第一或第二電源電壓之一下對提供信號VIRPWR的節點充電。這樣，響應柵極控制信號VBLe和VBLo，晶體管141和142把第一或第二電源電壓供應給位線BLe和BLo。
另外，NMOS晶體管143響應BLSHFe信號，將位線BLe與節點E連接。NMOS晶體管144響應BLSHFo信號，將位線BLo與節點E連接。
因此，頁面緩沖器122通過讀出線125的節點E，與位線BLe和BLo耦合。PMOS(P型金屬氧化物半導體)晶體管148在讀取操作期間，通過讀出線125把電流供應給位線BLe和BLo。PMOS晶體管148連接在電源電壓與讀出線之間，并且，隨控制信號PLOAD而接通/斷開。
重要的是，頁面緩沖器122含有兩個寄存器150和170。現有技術只提供一個這樣的寄存器。兩者都與讀出線125連接。
第二寄存器150也稱為主寄存器150。主寄存器150包括兩個NMOS晶體管151和152、兩個反相器153和154、和一個PMOS晶體管155。把數據存儲在由反相器153和154構成的主鎖存器156中。PMOS晶體管155構成主鎖存器156的預充電電路。
第一寄存器170也稱為輔助寄存器170。輔助寄存器170包括兩個NMOS晶體管171和172、兩個反相器173和174、和一個PMOS晶體管175。把數據存儲在由反相器173和174構成的輔助鎖存器176中。PMOS晶體管175構成輔助鎖存器176的預充電電路。
本發明的頁面緩沖器122的雙寄存器(由兩個寄存器150和170構成)提供了許多優點。被證明可以合理增大頁面緩沖器電路的規模的、比現有技術中更好的功能得到執行。
另外，提供了附加結構，以便于和控制在兩個頁面緩沖器寄存器150和170、存儲單元陣列110、和Y-門控電路130之間交換數據。
接通受控制信號PDUMP控制的NMOS晶體管181，以便在輔助寄存器170和主寄存器150之間傳送數據。或者，將它斷開，以便使輔助寄存器170與主寄存器150電隔離。在讀出線125上進行這種傳送是有利的。NMOS晶體管181也稱為隔離開關。
NMOS晶體管182和183為把信息存儲在輔助寄存器170中提供了保證。這是分別響應外部輸入信號DI和nDI而執行的。
NMOS晶體管184將主寄存器150與位線BLe和BLo的所選那一條連接或斷開。這在把要編程的信息從主寄存器150傳送到位線的所選那一條的時候執行。
NMOS晶體管185受控制信號PBDO控制。在所選的時間間隔內，晶體管185把通過所選的位線讀出的信息輸出到頁面緩沖器144的外界。
晶體管186是為檢查編程狀態而準備的，并且，在主寄存器150的節點B上提供編程有效/無效信息。
現在描述本發明的方法。
現在參照圖6、圖7、圖8，以及圖4，描述根據本發明的編程方法。編程就是把數據從器件的外部輸入器件的存儲單元中。
在圖6中，流程圖600用于說明根據本發明實施例的編程方法。流程圖600的方法也可以通過圖3所示的電路100來實施。
根據方塊610，讓第一外部數據穿過像電路130那樣的Y-門控電路。將第一外部數據向前傳送給像頁面緩沖器122那樣的頁面緩沖器。它可以是單個數據或許多個數據。它甚至可以是一整頁數據。
根據下一個方塊620，把在方塊610中傳送的第一數據存儲在頁面緩沖器的第一寄存器中。第一寄存器可以是輔助寄存器170。
根據下一個可選方塊630，可以啟動開關，使第一寄存器與第二寄存器連接。第二寄存器可以是主寄存器150。開關可以是受控制信號PDUMP控制的NMOS晶體管181。
根據下一個方塊640，把存儲在第一寄存器中的第一數據存儲在第二寄存器中。
根據下一個可選方塊650，可以啟動開關，使第一寄存器與第二寄存器隔離。
根據下一個方塊660，把存儲在第二寄存器中的第一數據存儲在存儲單元陣列的單元中，這個過程也稱為編程。同時，在第一寄存器中接收第二外部數據，并且，將它存儲在其中。因此，可以在不增加信息裝載時間的情況下進行信息存儲操作。
在圖3的實施例中，由于第一寄存器和第二寄存器是隔離的，使得可以同時對方塊660進行操作。其它方法也是可以的。
參照圖7和圖8，更詳細地描述本發明的編程方法。圖7顯示了可應用于圖5的電路的命令信號。水平軸被劃分成分別標為1，2，...，9的9個時間段。
圖8顯示了由于應用了圖7所示的信號命令，數據如何在圖5所示的電路中傳送的情況。應該與圖7一起參照圖8，圖8使用了與圖7相同的交叉參考時間段。
在第一步驟(時間段1)，使數據線131獲得地電壓，和通過PBSET信號接通晶體管175。這個過程也稱為第一頁的頁面緩沖器設置。
此后(時間段2)，使輔助鎖存器176的節點D處在高電平狀態，并且，接通NMOS晶體管132和133。因此，通過應用DI和nDI信號的相位，把數據線中的數據“0”或“1”存儲到輔助鎖存器176中。這個過程也稱為第一頁的數據裝載，并且，大體上與如上所述的方塊610相對應。
然后(時間段3)，將存儲的數據從輔助寄存器170傳送到讀出線125。這個過程通過把控制信號PDUMP轉換成高邏輯電平狀態來實現。在把數據傳送到主寄存器150之前，通過晶體管148和155分別預充電讀出線125和鎖存器156的節點A。
此后(時間段4)，將信號置零。這個過程也稱為HV允許。
然后(時間段5)，通過預充電，設置位線BLe和BLo的適當一條。
然后(時間段6和7)，同時發生與上面方塊660相對應的兩個動作。通過啟動BLSLT信號，把要編程的數據從主寄存器150傳送到所選的位線BLe，并且，從那里再傳送到存儲單元。另外，把要編程的下一個數據從存儲單元的外界存儲(裝載)在輔助寄存器170中。
一般說來，數據裝載操作是以字節為單位進行的，而編程操作是以頁為單位進行的。數據裝載指的是把數據從數據線傳送到輔助寄存器170中，而編程操作指的是把數據從主寄存器150傳送到存儲單元陣列110中的存儲單元中。如上所述，頁單位指的是通過單條字線連接和控制的數個存儲單元。
由于兩個動作同時發生，即使在數據量大的情況下，也可以保持數據存儲特性。因此，借助于輔助寄存器170實現頁面緩沖器對于增大頁面緩沖器電路的規模是相當值得的。
然后(時間段8)，核驗讀取操作，并且(時間段9)，再次預充電位線，供下一次裝載/編程操作之用。
現在參照圖9和圖10，更詳細地描述圖3所示的器件的讀取操作。假設數據是從陣列110的存儲單元之一中讀出的，并且，要讀取的存儲單元的柵極控制信號把適當的電壓施加在字線上。
圖9顯示了可以應用于圖5的電路的命令信號。水平軸被劃分成分別標為1，2，...，6的6個時間段。
圖10顯示了由于應用了圖9所示的信號命令，數據如何在圖5所示的電路中傳送的情況。應該與圖9一起參照圖10，圖10使用了與圖9相同的交叉參考時間段。
簡要地說，讀出是直接通過主寄存器150，而繞過輔助寄存器170進行的。這樣，輔助寄存器170并不妨礙讀取數據，同時，它有助于如上所述的數據裝載和數據編程。
為了執行穩定的讀取操作，首先，通過把VIRPWR信號置零，和啟動處在高電平的控制信號VBLe和VBLo，通過NMOS晶體管141和142放電位線BLe和BLo(時間段1)。
同時，將PBRST信號從高邏輯電平狀態轉換成低邏輯電平狀態，以便把主寄存器150的狀態(或反相器153的輸入)設置成預定狀態(即，高邏輯電平狀態)。
此后，PLOAD信號變成低電平，從而，接通PMOS裝載晶體管148。使NMOS晶體管143的控制信號BLSHFe具有把位線預充電電壓與NMOS晶體管143的閾電壓加在一起的電壓。在利用適當的電壓預充電位線BLe之后，BLSHFe信號轉成地電壓的低邏輯電平狀態(時間段2)。
位線的預充電電壓隨所選存儲單元的狀態而改變。例如，在所選存儲單元是斷開單元的情況中，位線的預充電電壓繼續保持不變。在所選存儲單元是接通單元的情況中，位線的預充電電壓降低(時間段3)。
如果BLSHFe信號的電壓改變成預充電電壓與前BLSHFe信號電平之間的中間電壓，那么，當所選存儲單元是斷開單元時，通過切斷NMOS晶體管143，使讀出線125上的電壓保持在電源電壓上。但是，如果不是的話，讀出線125上的電壓與位線BLe電壓一起降低(或者說，與位線BLe同步)。在BLSHFe信號轉成地電壓的低邏輯電平狀態的中間點上，使PLOAD信號變成電源電壓。
此后，NMOS晶體管152的柵極控制信號PBLCHM轉成電源電壓的高邏輯電平狀態，并且，根據讀出線的狀態，接通或斷開NMOS晶體管151。結果是，讀出線125的狀態被存儲在主寄存器150中(時間段4)。
然后，通過受控制信號PBDO控制的NMOS晶體管185，接著，通過Y-門控電路130，把存儲在主寄存器150中的數據傳送到數據線(時間段6)。
現在描述根據本發明的往回復制方法。在執行讀取操作期間，可能有必要通過把從處在第一地址上的存儲單元的第一頁中讀取的數據復制到處在第二地址上的存儲單元的第二頁，進行頁復制操作。
現在參照圖11，流程圖1100用于說明根據本發明實施例的往回復制方法。流程圖1100的方法也可以通過圖3所示的器件100實施。
根據方塊1110，把第一單元的數據存儲在頁面緩沖器的第一寄存器中。這可以通過把數據讀到輔助寄存器170中來完成。讀出可以按如上所述那樣進行。
根據下一個方塊1120，把存儲在第一寄存器中的數據存儲在頁面緩沖器的第二寄存器中。這可以通過在輔助寄存器170和主寄存器150之間傳送讀出的數據來完成。可選地，傳送可能涉及到啟動將第一寄存器與第二寄存器連接的開關。
根據下一個方塊1130，把第二寄存器的數據存儲在存儲單元陣列的第二單元中。這可以像如上所述的那樣，作為編程操作來執行。
現在參照圖12、圖13和圖14，更詳細地描述圖3所示的器件的往回復制操作。假設數據是從陣列110的原存儲單元讀到頁面緩沖器122中，并且，從那里往回復制到不同的單元。
圖12顯示了可以應用于圖5所示的電路的命令信號。水平軸被劃分成分別標為1，2，...，11的11個時間段。
首先將數據從單元讀到頁面緩沖器。應該識別到，除了數據被讀入輔助寄存器170中，而不是主寄存器150中之外，前面4個時間段1，2，3，4中的信號命令基本上與圖10中的那些時間段中的信號命令相同。
參照圖13，圖13顯示了讀入頁面緩沖器中的數據。在圖中還顯示了圖2所示的現有技術需要附加指示位來指示存儲數據的極性(倒置與否)的空白空間。
返回到圖12，然后，讓數據從輔助寄存器170傳送到頁面緩沖器的主寄存器150。這發生在時間段5和6期間。
然后，在時間段7，8，9，10和11期間，將數據從主寄存器150編程到存儲器的其它單元中。應該識別到，在時間段5-11期間的信號命令基本上與圖8中的那些中的信號命令相同。
參照圖14，圖14顯示了重新編程數據。應該明白，無需根據數據被存儲在原單元中的方式對其進行倒置操作，就可以根據本發明將它們存儲在不同單元中。這樣，不需要包括圖2的指示位，這進一步節省了空間。
現在討論根據本發明的擦除方法。擦除一般要轉儲數據。在閃速存儲器中，通過把高壓施加在存儲單元上，閾值電壓變成-1V和-3V之間的一個值。轉儲寄存器中的數據。
現在參照圖15，流程圖1500用于說明根據本發明另一個實施例、擦除之前的核驗讀取操作。流程圖1500的方法也可以通過圖3所示的器件100來實施。
根據方塊1510，通過頁面緩沖器的第一寄存器轉儲第一存儲單元的數據。
根據另一個方塊1520，通過第二寄存器轉儲存儲在頁面緩沖器的第一寄存器中的數據。
根據可選方塊1530，通過晶體管186對存儲在第一寄存器中的數據進行存儲單元狀態的有效或無效檢驗。
現在參照圖16和17，針對圖3所示的器件，描述擦除方法。圖1 6顯示了可應用于圖5所示的電路的命令信號。水平軸被劃分成分別標為1，2，...，7的7個時間段。
圖17顯示了由于應用圖16的命令信號，數據如何在圖5的電路中被擦除的情況。應該與圖16一起參照圖17，圖17使用了與圖16相同的交叉參考時間段。
在時間段1和2中，接收擦除執行命令。在時間段3中，將位線BLe和BLo接地，以便放電。在時間段4中，對第一單元進行核驗讀取操作。在時間段5中，對第二單元進行核驗讀取操作。
在時間段6中，通過第一寄存器轉儲數據。數據包括存儲單元的數據，以及來自頁面緩沖器的主寄存器150和輔助寄存器170的數據。在時間段7中，進行線“或”運算，并且，從主寄存器150的節點B轉儲數據。
本發明提供了即使頁的大小增加了，存儲器的編程時間(或信息存儲時間)也只增加一點點，或一點也不增加的優點。另外，在頁面緩沖器電路上裝載信息的時間與頁的增幅正成比增加。
參照圖18、圖19、圖20和圖21，討論管理存儲器中的大量數據的例子。由此說明本發明的效能。
圖18是對于兩種情況，即，A和B，如何為存儲器件的容量計算大存儲量的描述。
三維方塊描述了器件的總存儲容量。可以把它當作許多個塊，每個塊由許多頁組成。每一頁(以及每個塊)寬為1個字節(1B)。1個字節等于8個位，即，I/O0-I/O7。
在情況A中，一頁長為(512+16)528B。假設32頁為一塊，2048個塊的容量將產生264Mb的器件。
在本發明允許的情況B中，一頁長為(2048+64)2112B。假設64頁為一塊，1024個塊的容量將產生1Gb的器件。
圖19顯示了包括圖18的器件A和B在內，存儲器件的各種設計選擇方案。
圖20說明了通過把數據的相繼頁指定成“偶數”和“奇數”，可以把一個塊從32頁(譬如，用于圖18的器件A)重構成64頁(譬如，用于圖18的器件B)的情況。
本發明獲得了比現有技術更快的裝載時間。這可以舉例說明。假設T1＝1B裝載時間＝0.1μsF2＝1頁(對于528B和2112B這兩種情況)T3＝編程時間＝200μsF4＝1個塊(這里，32頁)然后，對于數據裝載、編程、數據裝載、編程等序列，現有技術的器件所需的時間要求總時間(現有技術)＝[(T1×F2)+T3]×F4 方程(1)這對于528B的器件，得出8089.6μs，和對于2112B的器件，得出13158.4μs。
參照圖21，根據本發明，數據將得到更有效裝載和編程。所需的總時間將是總時間(本發明)＝(T1×F2)+(T3×F4)方程(2)這對于211B的器件，得出6611.2μs，它大約是方程1的同等時間的一半。這意味著現在可以使用大容量(例如，超過2048B)的頁面緩沖器電路。
圖24到29涉及下面要詳細描述的、本發明的另一個實施例。
圖24顯示了NAND閃速存儲器件中的存儲單元陣列100。存儲單元陣列含有構成數個存儲單元的數個元件串。每個元件串與一條位線相連接。元件串與共源極線CSL并聯。共源極線CSL與地連接。
在NAND閃速存儲器件中，與一條字線相連接的所有存儲單元同時得到編程。換句話說，如果啟用字線WL1，那么，根據位線的狀態，編程所有存儲單元MC1。如果位線狀態是“0”，那么，編程存儲單元。如果位線的狀態是“1”，那么，不編程存儲單元。
此后，在編程核驗過程中，在數據節點(圖26中LATCH2的N3)中鎖存存儲單元的狀態。
當位線狀態是“0”時，在第一編程步驟中，不編程所有存儲單元。
通常，在編程過程的幾個步驟之后，這些單元得到成功編程。由于存儲單元的耦合比隨半導體制造過程的難以預測變化而彼此不同，所以，即使位線的狀態是編程狀態“0”，在編程過程的單個循環或步驟期間，也未必編程了要編程的所有存儲單元。一般說來，在開始編程過程之前，擦除NAND閃速存儲器中的所有存儲單元。這樣，所有存儲單元具有負閾值電壓。在第一頁中執行了幾個編程步驟之后，所有存儲單元變成在核驗電壓之上的正閾值電壓。在包含數個存儲單元的給定頁中，如果第一頁已知完成了第一編程步驟，那么，在編程核驗過程中，檢驗所有存儲單元，存儲單元的閾值電壓是否低于核驗電壓。核驗電壓顯示在圖25中。那時，即使一部分存儲單元已經得到成功編程(變成“0”)，但由于上述原因，大多數存儲單元通常低于核驗電壓的范圍。
仍然參照圖24，在編程核驗過程中，共源極線CSL的電壓電平隨電阻R0，R1，R2，...，Rm和電流Ic0，Ic1，Ic2，...，Icm而升高。當然，這可以從歐姆定律(V＝IR)中推出來。本領域的普通技術人員應該明白，電阻R0，R1，R2，...，Rm代表共源極線的寄生電阻，和電流Ic0，Ic1，Ic2，...，Icm代表從每條位線流入共源極線中的電流。這樣的電流流過保持在擦除狀態下或未被充分編程的單元。
結果是，共源極線CSL的電壓電平隨流過元件串的電源而升高。共源極線CSL的電壓電平的起伏被稱為CSL噪聲。
由于存儲器件的狀態，這種現象更容易發生在第一編程步驟之后。但是，在幾個編程步驟之后，由于流入存儲器的電流達到最小，這種現象也降到最低程度。
現在參照圖25，由于CSL噪聲，在編程核驗過程中，即使存儲單元的閾值電壓實際上低于核驗電壓的電平，LATCH2也把節點3設置成編程狀態“1”。結果是，未被充分編程的存儲單元被虛假地和誤解地指示為充分(成功)編程單元。
例如，如果在第一次編程之后，存儲單元MC0具有0.3V的閾值電壓，和由于CSL噪聲，CSL的電平是0.7V，那么，在編程核驗過程中，存儲單元MC0的閾值電壓變成0.7V。
如果核驗電壓是0.7V，那么，在頁面緩沖器中，存儲單元被指示成編程存儲單元。這樣，LATCH 2的節點N3變成“1”。
換句話說，即使存儲單元(圖24中的MC0)未被充分編程，LATCH 2的節點N3也處在高電平狀態“1”。如果存儲單元在第二步驟中得到編程，那么，由于LATCH 2的節點N3保持在狀態“1”下，具有0.3V閾值電壓的存儲單元MC0的閾值電壓沒有改變。
本發明的一個目的就是解決這個問題。
本發明的另一個目的是，即使在編程核驗過程中，存儲單元被虛假地指示成已經實現了編程狀態，也可以使不需要編程的存儲單元維持在編程禁止狀態，和使要編程的存儲單元重新得到編程。
圖26以示意性電路的形式描繪了本發明。從圖26可以看出，本發明包括在原美國申請第一0/013191號中描述的、在本發明的實施例中未示出的存儲電路和恢復電路。
下面通過參照圖26和圖27來說明本發明。
在圖26中，頁面緩沖器包括第一讀出放大器1、第二讀出放大器2、有效/無效檢驗電路、存儲電路和恢復電路。本領域的普通技術人員應該明白，在原專利申請中，讀出放大器(1或2)被稱為寄存器。
在步驟F1中，把要編程的數據和要禁止編程的數據裝入一個數據寄存器LATCH1的節點N4中。要編程的數據是“0”(GND)和要禁止編程的數據是“1”(VDD)。
在步驟F2中(圖27中)，把數據“0”和“1”轉儲到節點N_DATA。在步驟F2之前，根據PRE信號，節點N_DATA被預充電成VDD電平。
在步驟F3中，通過晶體管TR12，把節點N4中的數據轉儲到另一個數據寄存器LATCH2的節點N3。節點N3中數據的相位與節點N4中數據的相位相同，并且，與存儲電路中的節點N_DATA中的數據的相位相反。
在步驟F4中，根據其它寄存器LATCH2的節點N3的狀態，編程存儲單元。如果節點N3的狀態是“0”，編程存儲單元。如果節點N3的狀態是“1”，那么，不編程存儲單元。編程狀態指的是存儲器的閾值電壓變成高于核驗電壓的電平，其中，核驗電壓具有在編程存儲單元的閾值電壓與擦除存儲單元的閾值電壓之間的中間電平。
在步驟F5中，根據存儲電路的狀態，恢復節點N3。如果節點N_DATA的狀態是“1”，那么，把節點N3復位成“0”。如果節點N_DATA的狀態是“0”，那么，節點N3保持以前的數據。
在步驟F6中，執行編程核驗讀取過程。在第一編程核驗讀取步驟中，未被充分編程的存儲單元在LATCH2中被指示成處在編程狀態下。但是，由于在幾個編程步驟之后，CSL噪聲降低了，存儲單元被指示成未被編程的單元。由于根據存儲電路的狀態，節點N3被復位成“0”，所以，在下一個編程步驟中編程未充分編程的存儲單元。
在步驟F7中，在有效/無效檢驗電路中檢驗LATCH2的節點N3的狀態。如果節點N3的狀態是“1”，那么，編程過程就完成了。如果不是，那么，過程返回到步驟F4。
圖28是本發明的編程和核驗方法的時序圖。沿著水平軸表示步驟F1到F7，而沿著垂直軸表示各種控制和數據信號。控制信號包括X-解碼器信號SSL、W/L(Sel.)(已選字線)、W/L(Unsel.)(未選字線)、GSL、和CSL(共源極線)。它們還包括頁面緩沖器電路信號VIRPWR(電源電壓)、VBLe(偶位線電壓)、VBLo(奇位線電壓)、BLSHFe(偶位線移位電壓)、BLSHFo(奇位線移位電壓)、PBLCHM(柵極控制)、PBLCHC、PLOAD、PBset、PDUMP1、BLSLT(已選位線)、DI(數據輸入)、nDI(反向數據輸入)、PRE(預充電)、RESET、PDUMP2和DATA LINE。這些信號大部分是約定俗成的，或者，可從原申請的技術公開中獲知。
從圖28可以看出，根據本發明，PDUMP2(在步驟F2期間)在PDUMP1(在步驟F3中)之前，以便如上所述，在當需要到步驟F4時，必須通過返回再次對位編程的情況下，為恢復節點N3而臨時存儲LATCH2的節點N3的以前狀態。
下表1說明了編程這里所述的類型的存儲器件的編程和核驗模式的典型電壓。

表1字線電壓遞增，以及編程電壓和步驟，按如下進行15.5V-＞VERIFY-＞16V-＞VERIFY-＞16.5V-＞...(等等)根據本發明的一個實施例，最大遞增計數(循環次數)是12，和遞增電壓增量是0.5V/步。本領域的普通技術人員應該明白，其它的最大遞增計數和/或其它的遞增電壓增量也可采用，并且，在本發明的精神和范圍之內。通常，在5個或6個步驟內完成編程，從而不會達到最大計數。
最后，圖29是顯示根據本發明，在編程之后，電壓在數個存儲單元上的分布的曲線圖。與圖25相比，可以看出，根據本發明，通過有效地把所有或基本上所有的數據“0”的編程-編程單元推到在它們的核驗電壓之上的更高閾值電壓，成功編程的位數顯著上升。圖29中在所有位的數據“0”編程(在曲線圖的右側用鐘形線表示)和核驗電壓電平(用垂直虛線表示)之間不存在任何重疊說明了這一點。
本領域的普通技術人員按照被當作一個整體出現在本文件中的描述，能夠實施本發明。為了使本發明得到更全面理解，已經陳述了許多細節。為了不使本發明的重點不突出，對眾所周知的特征沒有作詳細描述。
雖然通過本發明的優選實施例已經公開了本發明，但是，本文所公開和說明的特定實施例不應被認為是限制性的。的確，就本描述而言，對于本領域的普通技術人員來說，顯而易見，可以以許多種方式修改本發明。本發明人認為，本發明的主題包括本文公開的各種要素、特征、功能和/或特性的全部組合和分組合。
所附的權利要求定義了被認為具有新穎性和非顯而易見性的全部組合和分組合。與特征、功能、要素和/或特性的其它組合和分組合有關的附加權利要求可能出現在這個或相關文件中。
權利要求
1.一種非易失性存儲器，包括存儲數據的存儲單元陣列；選通存儲在一組存儲單元中的數據的Y-門控電路；通過讀出節點耦合在存儲單元陣列與Y-門控電路之間的頁面緩沖器，該頁面緩沖器包括第一讀出放大器和第二讀出放大器；響應存儲信號，存儲第一讀出放大器的數據的存儲電路；和其中，第一讀出放大器包括第一數據寄存器，和第二讀出放大器包括第二數據寄存器，所述第二數據寄存器與第一數據寄存器一起可操作地與讀出節點耦合。
2.根據權利要求1所述的器件，還包括可操作地與第二讀出放大器耦合的有效/無效檢驗電路，用于生成指示存儲單元內的數據單元是否已經被成功編程的信號。
3.根據權利要求1所述的器件，還包括可操作地連接在第二讀出放大器和存儲電路之間的恢復電路，用于響應恢復信號，根據所述存儲電路的內容，復位第二數據寄存器的內容。
4.根據權利要求1所述的器件，其中，存儲電路包括第一晶體管，該第一晶體管包括受存儲信號驅動的柵極、與第一數據寄存器連接的源極或漏極端、和在數據節點上與第二晶體管的源極或漏極連接的相應漏極或源極，第二晶體管的相應漏極或源極與參考電壓連接，第二晶體管的柵極受預充電信號驅動，數據節點是所述存儲電路的輸出端。
5.根據權利要求2所述的器件，其中，所述有效/無效檢驗電路包括其柵極與第二數據寄存器連接，相關漏極或源極與參考電壓連接，和源極或漏極與反相檢驗信號連接的第一晶體管。
6.根據權利要求3所述的器件，其中，所述恢復電路包括其源極或漏極與第二數據寄存器的輸出端連接，和其相應漏極或源極與第二晶體管的漏極或源極連接的第一晶體管，第一晶體管的柵極受恢復信號控制，第二晶體管的相應源極或漏極與參考電壓連接。
7.根據權利要求1所述的器件，其中，第一數據寄存器通過其柵極受第一轉儲信號驅動的第一晶體管與第二數據寄存器連接，其中，第二數據寄存器用于編程頁面緩沖器存儲器件內的存儲單元，和其中，在這樣的編程之后，把第二數據寄存器恢復成存儲電路的存儲數據。
8.一種編程存儲器件的設備，用于對所選存儲單元編程，之后，為了成功編程核驗所選存儲單元，并且，在對一個或多個這樣所選存儲單元的編程不成功的情況下，在逐步提高的編程電壓下重復進行這樣的編程，直到對所有要編程單元的編程都得到核驗為止，該設備包括高速緩沖數據寄存器；為了編程將數據從所述高速緩沖數據寄存器存儲到其中的主數據寄存器；為了核驗將數據從所述高速緩沖數據寄存器存儲到其中的存儲電路；確定主數據寄存器中的數據是否得到成功編程的有效/無效檢驗電路。
9.根據權利要求8所述的設備，還包括根據存儲電路，復位主數據寄存器內容的恢復電路。
10.根據權利要求8所述的設備，其中，存儲電路包括第一晶體管，該第一晶體管包括受存儲信號驅動的柵極、與高速緩沖數據寄存器的輸出端連接的源極或漏極端、和在數據節點上與第二晶體管的源極或漏極連接的相應漏極或源極，第二晶體管的漏極或源極與參考電壓連接，第二晶體管的柵極受預充電信號驅動，和數據節點是所述有效/無效檢驗電路對其響應的所述存儲電路的輸出端。
11.根據權利要求8所述的設備，其中，所述有效/無效檢驗電路包括其柵極與主數據寄存器的輸出端連接，漏極或源極與參考電壓連接，和相應源極或漏極與反相檢驗信號連接的第一晶體管。
12.根據權利要求9所述的設備，其中，所述恢復電路包括其源極或漏極與主數據寄存器的輸出端連接，和其相應漏極或源極與第二晶體管的漏極或源極連接的第一晶體管，第一晶體管的柵極受恢復信號驅動，第二晶體管的相應源極或漏極與參考電壓連接。
13.根據權利要求8所述的設備，其中，高速緩沖數據寄存器通過其柵極受第一轉儲信號驅動的第一晶體管與主數據寄存器的輸入端連接，其中，主數據寄存器的輸出用于編程頁面緩沖器存儲器件內的存儲單元，和其中，在這樣的編程之后，把主數據寄存器恢復成存儲電路的存儲數據。
14.一種非易失性存儲器，包括存儲數據的非易失性存儲單元陣列；選通存儲在一組非易失性存儲單元中的數據的Y-門控電路；通過讀出節點耦合在非易失性存儲單元陣列與Y-門控電路之間的頁面緩沖器，該頁面緩沖器包括第一讀出放大器和第二讀出放大器；其中，第一讀出放大器包括第一數據寄存器；第二讀出放大器包括第二數據寄存器，所述第二數據寄存器與第一數據寄存器一起可操作地與讀出節點耦合；和包含所述第一數據寄存器的數據的倒置數據的存儲電路；連接在第二數據寄存器和存儲電路之間的恢復電路，用于響應恢復信號，根據存儲電路的內容復位第二數據寄存器的內容；與第二讀出放大器連接的有效/無效檢驗電路，用于生成指示存儲器件內的數據單元是否已經被成功編程的信號。
15.根據權利要求14所述的器件，其中，所述有效/無效檢驗電路包括其柵極與第二數據寄存器的輸出端連接，漏極或源極與參考電壓連接，和相應源極或漏極與反相檢驗信號連接的第一晶體管。
16.一種編程非易失性存儲器件的方法，該方法包括下列步驟把數據存儲到第一數據寄存器中；把數據的倒置傳送到存儲電路；把數據從第一數據寄存器轉儲到第二數據寄存器；根據第二數據寄存器中的數據編程存儲單元；核驗存儲第二數據寄存器的存儲單元的狀態的存儲單元；和通過有效/無效檢驗電路檢驗第二數據寄存器，判斷存儲單元是否得到編程。
17.根據權利要求16所述的方法，還包括在所述編程步驟之后根據存儲電路的倒置數據，復位第二數據寄存器的內容。
18.根據權利要求17所述的方法，還包括在所述復位步驟之后根據第二數據寄存器中的數據，重新編程存儲單元。
19.根據權利要求18所述的方法，其中，重新編程的電壓電平高于編程的電壓電平。
全文摘要
本發明描述了一種非易失性存儲器件，及其編程方法和設備，它們包括含有第一和第二數據寄存器或鎖存器的可操作耦合第一和第二讀出放大器、存儲第二放大器的數據的存儲電路、檢驗第二數據寄存器的內容，判斷存儲器件的單元是否已經得到充分編程的有效/無效檢驗電路、和為了重新編程器件而復位第二數據寄存器，直到得到充分編程為止的恢復電路。
文檔編號G11C11/34GK1506975SQ0312773
公開日2004年6月23日 申請日期2003年8月8日 優先權日2002年12月9日
發明者權五錫, 任興洙, 李濬 申請人:三星電子株式會社