專利名稱：半導體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體存儲裝置，特別涉及DRAM(dynamic randomaccess memory)。
在上述美國專利中，同時公開了包括第1、第2以及第3存儲器單元陣列的半導體存儲裝置。各存儲器單元陣列是包括具有上述結(jié)構(gòu)的多個DRAM單元的2Tr1C型存儲器單元陣列。在第1存儲器單元陣列和與其鄰接的第2存儲器單元陣列之間配置A端口讀出放大電路、在第2存儲器單元陣列和與其鄰接的第3存儲器單元陣列之間配置B端口讀出放大電路。A端口讀出放大電路與第1存儲器單元陣列的A端口比特線群和與其成對的第2存儲器單元陣列的A端口比特線群連接。由于不會同時從第1存儲器單元陣列和第2存儲器單元陣列中讀出進行存取，A端口讀出放大電路不會對出現(xiàn)在第1或者第2存儲器單元陣列的A端口比特線上的數(shù)據(jù)信號錯誤差動放大。另一方面，B端口讀出放大電路與第2存儲器單元陣列的B端口比特線群和與其成對的第3存儲器單元陣列的B端口比特線群連接。也就是說，在該半導體存儲裝置中，采用所謂的開放比特線結(jié)構(gòu)(open bitline architecrure)。A端口讀出放大電路以及B端口讀出放大電路均為比特線開放型讀出放大電路。
上述第2存儲器單元陣列的存儲數(shù)據(jù)可以分別通過第1存儲器單元陣列的A端口讀出放大電路，或者第3存儲器單元陣列的B端口讀出放大電路讀出。然而，位于一端的第1存儲器單元陣列不能由B端口，而位于另一端的第3存儲器單元陣列不能由A端口存取。為此，在上述美國專利中，例如，在第1存儲器單元陣列的外側(cè)設(shè)置比特線開放型的B端口讀出放大電路，并且在該電路外側(cè)設(shè)置虛擬陣列。這樣，可以通過B端口存取第1存儲器單元陣列，但虛擬陣列不能存取。
在上述現(xiàn)有技術(shù)的半導體存儲裝置中，虛擬陣列，相對于鄰近的存儲器單元陣列的比特線群，僅僅只提供參考用比特線群。也就是說，位于端部的虛擬陣列，即便是與原來的存儲器單元陣列相同的包括多個2端口DRAM單元的2Tr1C型陣列，均不能用任一端口存取，稱為無用多余的部分。
為了解決上述課題，有關(guān)本發(fā)明的第1半導體存儲裝置，通過將現(xiàn)有技術(shù)中的虛擬陣列變更成開放比特線結(jié)構(gòu)和折返比特線結(jié)構(gòu)(foldedbitline architecture)混和的陣列，即在2Tr1C型的現(xiàn)有技術(shù)中的虛擬陣列的外側(cè)設(shè)置比特線折返型讀出放大電路，并配置字線群，可以作為端部存儲陣列活用。
具體講，有關(guān)本發(fā)明的第1半導體存儲裝置包括具有第1存儲單元群的第1存儲單元陣列、在該第1存儲單元陣列中延伸的第1字線群、具有第2存儲單元群并且與該第1存儲單元陣列鄰接配置的第2存儲單元陣列、在該第2存儲單元陣列中延伸的第2字線群、配置在第1存儲單元陣列和第2存儲單元陣列之間的第1讀出放大電路、在第2存儲單元陣列上與第1讀出放大電路的相反一側(cè)配置的第2讀出放大電路。第1讀出放大電路是與在該第1存儲單元陣列中延伸的第1比特線群、和與該第1比特線群分別成對并且在第2存儲單元陣列中延伸的第2比特線群連接的比特線開放型讀出放大電路。第2讀出放大電路是與在第2存儲單元陣列中延伸的第3比特線群、和與第3比特線群分別成對并且在第2存儲單元陣列中延伸的第4比特線群連接的比特線折返型讀出放大電路。第1存儲單元群的各存儲單元是包括具有與第1比特線群中任一比特線連接的漏極和與第1字線群中任一字線連接的柵極的第1三極管、具有與第1三極管的源極連接的源極和與第1字線群中任一字線連接的柵極的第2三極管、2個電極中的一方電極與第1以及第2三極管的各源極連接的第1數(shù)據(jù)積蓄電容的2Tr1C型單元。第2存儲單元群的各存儲單元是包括具有與第2比特線群中任一比特線連接的漏極和與第2字線群中任一字線連接的柵極的第3三極管、具有與第3和第4比特線群中的任一比特線連接的漏極、與第3三極管的源極連接的源極和與第2字線群中任一字線連接的柵極的第4三極管、2個電極中的一方電極與第3以及第4三極管的各源極連接的第2數(shù)據(jù)積蓄電容的2Tr1C型單元。
另外，有關(guān)本發(fā)明的第2半導體存儲裝置，通過將現(xiàn)有技術(shù)中的2Tr1C型單元分別置換成2個1Tr1C型單元(由1個存取三極管和1個數(shù)據(jù)積蓄電容構(gòu)成)，并且變更成開放比特線結(jié)構(gòu)和折返比特線結(jié)構(gòu)混和的陣列，并配置字線群，可以作為端部存儲陣列活用。
具體講，有關(guān)本發(fā)明的第2半導體存儲裝置包括具有第1存儲單元群的第1存儲單元陣列、在該第1存儲單元陣列中延伸的第1字線群、具有第2存儲單元群和第3存儲單元群并且與第1存儲單元陣列鄰接配置的第2存儲單元陣列、在該第2存儲單元陣列中延伸的第2字線群、配置在第1存儲單元陣列和第2存儲單元陣列之間的第1讀出放大電路、在第2存儲單元陣列上與第1讀出放大電路的相反一側(cè)配置的第2讀出放大電路。第1讀出放大電路是與在第1存儲單元陣列中延伸的第1比特線群、和與該第1比特線群分別成對并且在該第2存儲單元陣列中延伸的第2比特線群連接的比特線開放型讀出放大電路。第2讀出放大電路是與在第2存儲單元陣列中延伸的第3比特線群、和與第3比特線群分別成對并且在第2存儲單元陣列中延伸的第4比特線群連接的比特線折返型讀出放大電路。第1存儲單元群的各存儲單元是包括具有與第1比特線群中任一比特線連接的漏極和與第1字線群中任一字線連接的柵極的第1三極管、具有與第1三極管的源極連接的源極和與第1字線群中任一字線連接的柵極的第2三極管、2個電極中的一方電極與第1以及第2三極管的各源極連接的第1數(shù)據(jù)積蓄電容的2Tr1C型單元。第2存儲單元群的各存儲單元是包括具有與第2比特線群中任一比特線連接的漏極和與第2字線群中任一字線連接的柵極的第3三極管、2個電極中的一方電極與第3三極管的源極連接的第2數(shù)據(jù)積蓄電容的1Tr1C型單元。第3存儲單元群的各存儲單元是包括具有與第3和第4比特線群中任一比特線連接的漏極和與第2字線群中任一字線連接的柵極的第4三極管、2個電極中的一方電極與第4三極管的源極連接的第3數(shù)據(jù)積蓄電容的1Tr1C型單元。
在上述第1和第2的半導體存儲裝置中，如果第3比特線群中的1條比特線，和與該條比特線成對的第4比特線群中的1條比特線在第2存儲單元陣列中配置成夾持第2比特線群中任一比特線，可以防止第2比特線群、第3和第4比特線群之間的干擾。
另外，在上述第1和第2的半導體存儲裝置中，如果使第2字線群中與第3三極管的柵極連接的字線保持非選中狀態(tài)，可以與第1存儲器單元陣列始終獨立進行第2存儲器單元陣列的存取。因此，前者適合作為主存儲器，后者適合作為高速緩沖存儲器使用。
進一步，有關(guān)本發(fā)明的第3半導體存儲裝置，通過在2Tr1C型的現(xiàn)有技術(shù)中的虛擬陣列中的、與比特線開放型讀出放大電路連接的端口上配置字線群，可以作為端部存儲陣列活用。
具體講，有關(guān)本發(fā)明的第3半導體存儲裝置，包括具有第1存儲單元群的第1存儲單元陣列、在該第1存儲單元陣列中延伸的第1字線群、具有第2存儲單元群并且與第1存儲單元陣列鄰接配置的第2存儲單元陣列、在該第2存儲單元陣列中延伸的第2字線群、配置在第1存儲單元陣列和第2存儲單元陣列之間的讀出放大電路。配置在在第1存儲單元陣列和第2存儲單元陣列之間的讀出放大電路是與在第1存儲單元陣列中延伸的第1比特線群、和與第1比特線群分別成對并且在該第2存儲單元陣列中延伸的第2比特線群連接的比特線開放型讀出放大電路。第1存儲單元群的各存儲單元是包括具有與第1比特線群中任一比特線連接的漏極和與第1字線群中任一字線連接的柵極的第1三極管、具有與第1三極管的源極連接的源極和與第1字線群中任一字線連接的柵極的第2三極管、2個電極中的一方電極與第1以及第2三極管的各源極連接的第1數(shù)據(jù)積蓄電容的2Tr1C型單元。第2存儲單元群的各存儲單元是包括具有與第2比特線群中任一比特線連接的漏極和與第2字線群中任一字線連接的柵極的第3三極管、2個電極中的一方電極與第3三極管的源極連接的第2數(shù)據(jù)積蓄電容的存儲器單元。
在上述第3的半導體存儲裝置中，也可以使第2存儲單元群的各存儲單元進一步包括具有與固定電壓連接的漏極、與第3三極管的源極連接的源極、與第2字線群中任一字線連接的柵極的第4三極管，使第2字線群中與第4三極管的柵極連接的字線保持非選中狀態(tài)。這樣，可以使2Tr1C型的現(xiàn)有技術(shù)中的虛擬陣列中不使用的端口始終不活化。
圖2表示
圖1中的2Tr1C存儲器單元陣列的詳細構(gòu)成例的電路圖。
圖3表示圖1中的端部存儲器單元陣列的第1詳細構(gòu)成例的電路圖。
圖4表示圖1中的端部存儲器單元陣列的第2詳細構(gòu)成例的電路圖。
圖5表示圖3的變形例的電路圖。
圖中1-數(shù)據(jù)積蓄電容、2a-A端口存取三極管、2b-B端口存取三極管、4-數(shù)據(jù)積蓄電容、4a-A端口存取三極管、4b-B端口存取三極管、5、7-數(shù)據(jù)積蓄電容、6、8-存取三極管、10-2Tr1C存儲器單元陣列、20-端部存儲器單元陣列、31、32-比特線開放型讀出放大電路、33-比特線折返型讀出放大電路、BLa(n-1)～BLa(n+2)-A端口比特線群、BLXa(n-1)～BLXa(n+2)-A端口相輔比特線群、BLb(n-1)～BLb(n+2)-B端口比特線群、BLXb(n-1)～BLXb(n+2)-B端口相輔比特線群、BLc(n-1)、BLc(n+1)-端部比特線群、BLXc(n-1)、BLXc(n+1)-端部相輔比特線群、VBP-比特線預充電電壓、WLa(m-1)～WLa(m+2)-A端口字線群、WLb(m-1)～WLb(m+2)-B端口字線群、WLa(k-1)～WLa(k+2)-A端口字線群、WLb(k-1)～WLb(k+2)-B端口字線群、WL(k-2)～WL(k+5)-字線群。
圖2表示圖1中的2Tr1C存儲器單元陣列10的詳細構(gòu)成例的電路圖。在圖2中為了簡化說明，只表示了4×4個DRAM單元，當m是任意整數(shù)時，A端口字線群WLa(m-1)～WLa(m+2)以及B端口字線群WLb(m-1)～WLb(m+2)在2Tr1C存儲器單元陣列10中延伸。各DRAM單元由數(shù)據(jù)積蓄電容1、A端口存取三極管2a、B端口存取三極管2b構(gòu)成。A端口存取三極管2a包括與數(shù)據(jù)積蓄電容1的一方電極連接的源極、與A端口字線群WLa(m-1)～WLa(m+2)中任一字線連接的柵極、與A端口比特線群BLa(n-1)～BLa(n+2)中任一比特線連接的漏極。B端口存取三極管2b包括與數(shù)據(jù)積蓄電容1的相同電極連接的源極、與B端口字線群WLb(m-1)～WLb(m+2)中任一字線連接的柵極、與B端口比特線群BLb(n-1)～BLb(n+2)中任一比特線連接的漏極。數(shù)據(jù)積蓄電容1的另一方電極連接到恒定電源電壓上。
依據(jù)圖2的構(gòu)成，如果選擇A端口字線群WLa(m-1)～WLa(m+2)中任一字線，所選擇的數(shù)據(jù)積蓄電容1中保存的數(shù)據(jù)信號通過第2比特線開放型讀出放大電路32讀出。這時，A端口相輔比特線群BLXa(n-1)～BLXa(n+2)向第2比特線開放型讀出放大電路32施加相對于A端口比特線群BLa(n-1)～BLa(n+2)的參考電壓。另外，如果選擇B端口字線群WLb(m-1)～WLb(m+2)，所選擇的數(shù)據(jù)積蓄電容1中保存的數(shù)據(jù)信號通過第1比特線開放型讀出放大電路31讀出。這時，B端口相輔比特線群BLXb(n-1)～BLXb(n+2)，向第1比特線開放型讀出放大電路31施加相對于B端口比特線群BLb(n-1)～BLb(n+2)的參考電壓。此外，在此省略說明2Tr1C存儲器單元陣列10的寫入過程。
圖3表示圖1中的端部存儲器單元陣列20的第1詳細構(gòu)成例的電路圖。在圖3中為了簡化說明，只表示了4×4個DRAM單元，當k是任意整數(shù)時，A端口字線群WLa(k-1)～WLa(k+2)以及B端口字線群WLb(k-1)～WLb(k+2)在端部存儲器單元陣列20中延伸。使成為折返比特線對的端部比特線群BLc(n-1)以及端部相輔比特線群BLXc(n-1)夾持1條A端口相輔比特線群BLXa(n-1)，同樣，使成為折返比特線對的端部比特線群BLc(n+1)以及端部相輔比特線群BLXc(n+1)夾持1條A端口相輔比特線群BLXa(n+1)，分別配置在端部存儲器單元陣列20中。各DRAM單元，由數(shù)據(jù)積蓄電容3、A端口存取三極管4a、B端口存取三極管4b構(gòu)成。A端口存取三極管4a包括與數(shù)據(jù)積蓄電容3的一方電極連接的源極、與A端口字線群WLa(k-1)～WLa(k+2)中任一字線連接的柵極、與A端口比特線群BLa(n-1)～BLa(n+2)中任一比特線連接的漏極。B端口存取三極管4b包括與數(shù)據(jù)積蓄電容3的相同電極連接的源極、與B端口字線群WLb(k-1)～WLb(k+2)中任一字線連接的柵極、與端部比特線群BLc(n-1)、BLc(n+1)以及端部相輔比特線群BLXc(n-1)、BLXc(n+1)中任一比特線連接的漏極。但是字線方向排列的B端口存取三極管4b的源極與比特線之間的連接每相隔1個斷開。數(shù)據(jù)積蓄電容3的另一方電極連接到恒定電源電壓上。
依據(jù)圖3的構(gòu)成，如果選擇A端口字線群WLa(k-1)～WLa(k+2)中的任一字線，所選擇的數(shù)據(jù)積蓄電容3中保存的數(shù)據(jù)信號通過第2比特線開放型讀出放大電路32讀出。這時，A端口比特線群BLa(n-1)～BLa(n+2)向第2比特線開放型讀出放大電路32施加相對于A端口相輔比特線群BLXa(n-1)～BLXa(n+2)的參考電壓。如果選擇B端口字線群WLb(k-1)～WLb(k+2)中的任一字線，所選擇的數(shù)據(jù)積蓄電容3中保存的數(shù)據(jù)信號通過比特線折返型讀出放大電路33讀出。這時，端部比特線群BLc(n-1)、BLc(n+1)用于數(shù)據(jù)信號讀出時端部相輔比特線群BLXc(n-1)、BLXc(n+1)，端部相輔比特線群BLXc(n-1)、BLXc(n+1)用于數(shù)據(jù)信號讀出時端部比特線群BLc(n-1)、BLc(n+1)分別向比特線折返型讀出放大電路33施加參考電壓。在此，由于字線方向排列的B端口存取三極管4b的源極與比特線之間的連接每相隔1個斷開，折返比特線對，例如在端部比特線群BLc(n-1)和端部相輔比特線群BLXc(n-1)上不會同時讀出數(shù)據(jù)信號。此外，在省略說明端部存儲器單元陣列20的寫入過程。
如上所述，依據(jù)圖3的構(gòu)成，在保持2Tr1C型單元的特長的高速重疊訪問的同時，可以在數(shù)據(jù)存儲中活用現(xiàn)有技術(shù)中作為虛擬陣列的不能存取的端部存儲器單元陣列20，增大了可利用的存儲容量?？梢院?Tr1C存儲器單元陣列10同樣的過程制造端部存儲器單元陣列20。并且，例如由于端部比特線群BLc(n-1)和端部相輔比特線群BLXc(n-1)，在端部存儲器單元陣列20配置成夾持A端口相輔比特線群BLXa(n-1)，可以防止在端部比特線群BLc(n-1)、端部相輔比特線群BLXc(n-1)和A端口相輔比特線群BLXa(n-1)之間噪聲傳播等的干擾。
此外，在圖3中由虛線表示的A端口字線群WLa(k-1)～WLa(k+2)全部處于非選中狀態(tài)，可以與2Tr1C存儲器單元陣列10保持獨立，對端部存儲器單元陣列20進行存取。這相當于端部存儲器單元陣列20由1Tr1C單元構(gòu)成的情況，這適合于2Tr1C存儲器單元陣列10作為主存儲器使用，端部存儲器單元陣列20作為高速緩沖存儲器使用的情況。并且，與將現(xiàn)有技術(shù)中的虛擬陣列中2Tr1C型單元分別置換成2個1Tr1C型單元的情況相比，可以在數(shù)據(jù)積蓄電容3中確保2倍的容量值。即使用B端口字線群WLb(k-1)～WLb(k+2)替換A端口字線群WLa(k-1)～WLa(k+2)，全部處于非選中狀態(tài)，也可以獲得增大存儲器容量的效果。
圖4表示圖1中的端部存儲器單元陣列20的第2詳細構(gòu)成例的電路圖。這是將現(xiàn)有技術(shù)中的虛擬陣列中2Tr1C型單元分別置換成2個1Tr1C型單元的情況。在圖4中為了簡化說明，只表示了8×4個1Tr1C型單元，字線群WL(k-2)～WL(k+5)在端部存儲器單元陣列20中延伸。使成為折返比特線對的端部比特線群BLc(n-1)以及端部相輔比特線群BLXc(n-1)夾持1條A端口相輔比特線群BLXa(n-1)，同樣，使成為折返比特線對的端部比特線群BLc(n+1)以及端部相輔比特線群BLXc(n+1)夾持1條A端口相輔比特線群BLXa(n+1)，分別配置在端部存儲器單元陣列20中?，F(xiàn)有技術(shù)中的虛擬陣列中2Tr1C型單元的每一個，被由數(shù)據(jù)積蓄電容5、存取三極管6構(gòu)成的第1個1Tr1C型單元、和由數(shù)據(jù)積蓄電容7、存取三極管8構(gòu)成的第2個1Tr1C型單元所替代。構(gòu)成第1個1Tr1C型單元的存取三極管6包括與數(shù)據(jù)積蓄電容5的一方電極連接的源極、與字線群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)中任一字線連接的柵極、與A端口比特線群BLa(n-1)～BLa(n+2)中任一比特線連接的漏極。構(gòu)成第2個1Tr1C型單元的存取三極管8包括與數(shù)據(jù)積蓄電容7的一方電極連接的源極、與字線群WL(k-2)、WL(k+1)、WL(k+2)、WL(k+5)中任一字線連接的柵極、與端部比特線群BLc(n-1)、BLc(n+1)和端部相輔比特線群BLXc(n-1)、BLXc(n+1)中任一比特線連接的漏極。但是，構(gòu)成第2個1Tr1C型單元群的字線方向排列的存取三極管8的源極與比特線之間的連接每相隔1個斷開。數(shù)據(jù)積蓄電容5、7的另一方電極連接到恒定電源電壓上。
依據(jù)圖4的構(gòu)成，如果選擇字線群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)中任一字線，所選擇的數(shù)據(jù)積蓄電容5中保存的數(shù)據(jù)信號通過第2比特線開放型讀出放大電路32讀出。這時，A端口比特線群BLa(n-1)～BLa(n+2)向第2比特線開放型讀出放大電路32施加相對于A端口相輔比特線群BLXa(n-1)～BLXa(n+2)的參考電壓。另外，如果選擇字線群WL(k-2)、WL(k+1)、WL(k+2)、WL(k+5)中任一字線，所選擇的數(shù)據(jù)積蓄電容7中保存的數(shù)據(jù)信號通過比特線折返型讀出放大電路33讀出。這時，端部比特線群BLc(n-1)、BLc(n+1)用于數(shù)據(jù)信號讀出時端部相輔比特線群BLXc(n-1)、BLXc(n+1)，端部相輔比特線群BLXc(n-1)、BLXc(n+1)用于數(shù)據(jù)信號讀出時端部比特線群BLc(n-1)、BLc(n+1)分別向比特線折返型讀出放大電路33施加參考電壓。在此，由于構(gòu)成第2個1Tr1C型單元群的字線方向排列的存取三極管8的源極與比特線之間的連接每相隔1個斷開，折返比特線對，例如在端部比特線群BLc(n-1)和端部相輔比特線群BLXc(n-1)上不會同時讀出數(shù)據(jù)信號。此外，在省略說明端部存儲器單元陣列20的寫入過程。
如上所述，依據(jù)圖4的構(gòu)成，可以在數(shù)據(jù)存儲中活用現(xiàn)有技術(shù)中作為虛擬陣列的不能存取的端部存儲器單元陣列20，增大了可利用的存儲容量。并且，例如由于端部比特線群BLc(n-1)和端部相輔比特線群BLXc(n-1)，在端部存儲器單元陣列20配置成夾持A端口相輔比特線群BLXa(n-1)，可以防止在端部比特線群BLc(n-1)、端部相輔比特線群BLXc(n-1)和A端口相輔比特線群BLXa(n-1)之間噪聲傳播等的干擾。
此外，在圖4中由虛線表示的字線群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)全部處于非選中狀態(tài)，可以與2Tr1C存儲器單元陣列10保持獨立，對端部存儲器單元陣列20進行存取。這適合于2Tr1C存儲器單元陣列10作為主存儲器使用，端部存儲器單元陣列20作為高速緩沖存儲器使用的情況。即使用字線群WL(k-2)、WL(k+1)、WL(k+2)、WL(k+5)替換字線群WL(k-1)、WL(k)、WL(k+3)、WL(k+4)，全部處于非選中狀態(tài)，也可以獲得增大存儲器容量的效果。
圖5表示圖3的構(gòu)成的變形例。這是將圖3的端部存儲器單元陣列20中的2Tr1C型單元的B端口始終不活化的情況。具體講，除去比特線折返型讀出放大電路33，端部比特線群BLc(n-1)、BLc(n+1)以及端部相輔比特線群BLXc(n-1)、BLXc(n+1)全部固定在比特線預充電電壓VBP上。另外，B端口字線群WLb(k-1)～WLb(k+2)全部保持非選中狀態(tài)。B端口存取三極管4b的源極與比特線之間的連接也可以不斷開。
依據(jù)圖5的構(gòu)成，如果選擇A端口字線群WLa(k-1)～WLa(k+2)中的任一字線，所選擇的數(shù)據(jù)積蓄電容3中保存的數(shù)據(jù)信號通過第2比特線開放型讀出放大電路32讀出。因此，可以在數(shù)據(jù)存儲中活用現(xiàn)有技術(shù)中作為虛擬陣列的不能存取的端部存儲器單元陣列20，增大了可利用的存儲容量。始終不活化的B端口存取三極管4b也可以除去，當如果設(shè)置該三極管4b，可以利用和2Tr1C存儲器單元陣列10相同布局圖案，制造端部存儲器單元陣列20。另外，與將現(xiàn)有技術(shù)中的虛擬陣列中2Tr1C型單元分別置換成2個1Tr1C型單元的情況相比，可以在數(shù)據(jù)積蓄電容3中確保2倍的容量值。
如上所述，依據(jù)本發(fā)明，在數(shù)據(jù)存儲中可以活用具有開放比特線結(jié)構(gòu)的半導體存儲裝置中的現(xiàn)有技術(shù)中的虛擬陣列，以便增大可利用的存儲器容量。
權(quán)利要求
1.一種半導體存儲裝置，包括具有第1存儲單元群的第1存儲單元陣列、向所述第1存儲單元陣列中延伸的第1字線群、具有第2存儲單元群并且與所述第1存儲單元陣列鄰接配置的第2存儲單元陣列、向所述第2存儲單元陣列中延伸的第2字線群、配置在所述第1存儲單元陣列和所述第2存儲單元陣列之間的第1讀出放大電路、以及相對所述第2存儲單元陣列、配置在與所述第1讀出放大電路的相反一側(cè)的第2讀出放大電路，其特征在于，所述第1讀出放大電路，與向所述第1存儲單元陣列中延伸的第1比特線群、和與該第1比特線群分別構(gòu)成對并且向所述第2存儲單元陣列中延伸的第2比特線群連接，所述第2讀出放大電路，與向所述第2存儲單元陣列中延伸的第3比特線群、和與該第3比特線群分別構(gòu)成對并且向所述第2存儲單元陣列中延伸的第4比特線群連接，所述第1存儲單元群的各存儲單元包括具有與所述第1比特線群中任一比特線連接的漏極、和與所述第1字線群中任一字線連接的柵極的第1三極管、具有與所述第1三極管的源極連接的源極、和與所述第1字線群中任一字線連接的柵極的第2三極管、以及2個電極中的一方電極與所述第1以及第2三極管的各源極連接的第1數(shù)據(jù)積蓄電容，所述第2存儲單元群的各存儲單元包括具有與所述第2比特線群中任一比特線連接的漏極、和與所述第2字線群中任一字線連接的柵極的第3三極管、具有與所述第3和第4比特線群中的任一比特線連接的漏極、與所述第3三極管的源極連接的源極、和與所述第2字線群中任一字線連接的柵極的第4三極管、以及2個電極中的一方電極與所述第3及第4三極管的各源極連接的第2數(shù)據(jù)積蓄電容。
2.一種半導體存儲裝置，包括具有第1存儲單元群的第1存儲單元陣列、向所述第1存儲單元陣列中延伸的第1字線群、具有第2存儲單元群和第3存儲單元群并且與所述第1存儲單元陣列鄰接配置的第2存儲單元陣列、向所述第2存儲單元陣列中延伸的第2字線群、配置在所述第1存儲單元陣列和所述第2存儲單元陣列之間的第1讀出放大電路、以及相對所述第2存儲單元陣列、配置在與所述第1讀出放大電路的相反一側(cè)的第2讀出放大電路，其特征在于，所述第1讀出放大電路，與向所述第1存儲單元陣列中延伸的第1比特線群、和與該第1比特線群分別構(gòu)成對并且向所述第2存儲單元陣列中延伸的第2比特線群連接，所述第2讀出放大電路，與向所述第2存儲單元陣列中延伸的第3比特線群、和與該第3比特線群分別構(gòu)成對并且向所述第2存儲單元陣列中延伸的第4比特線群連接，所述第1存儲單元群的各存儲單元包括具有與所述第1比特線群中任一比特線連接的漏極、和與所述第1字線群中任一字線連接的柵極的第1三極管、具有與所述第1三極管的源極連接的源極、和與所述第1字線群中任一字線連接的柵極的第2三極管、以及2個電極中的一方電極與所述第1以及第2三極管的各源極連接的第1數(shù)據(jù)積蓄電容，所述第2存儲單元群的各存儲單元包括具有與所述第2比特線群中任一比特線連接的漏極、和與所述第2字線群中任一字線連接的柵極的第3三極管、以及2個電極中的一方電極與所述第3三極管的源極連接的第2數(shù)據(jù)積蓄電容，所述第3存儲單元群的各存儲單元包括具有與所述第3和第4比特線群中任一比特線連接的漏極、和與所述第2字線群中任一字線連接的柵極的第4三極管、和2個電極中的一方電極與所述第4三極管的源極連接的第3數(shù)據(jù)積蓄電容。
3.根據(jù)權(quán)利要求1或2所述的半導體存儲裝置，其特征在于，所述第3比特線群中的1條比特線、和與該條比特線構(gòu)成對的所述第4比特線群中的1條比特線，在所述第2存儲單元陣列中配置成夾持所述第2比特線群中任一比特線。
4.根據(jù)權(quán)利要求1或2所述的半導體存儲裝置，其特征在于，還包括使所述第2字線群中與所述第3三極管的柵極連接的字線保持非選中狀態(tài)的裝置。
5.一種半導體存儲裝置，包括具有第1存儲單元群的第1存儲單元陣列、向所述第1存儲單元陣列中延伸的第1字線群、具有第2存儲單元群并且與所述第1存儲單元陣列鄰接配置的第2存儲單元陣列、向所述第2存儲單元陣列中延伸的第2字線群、以及配置在所述第1存儲單元陣列和所述第2存儲單元陣列之間的讀出放大電路的半導體存儲裝置，其特征在于，所述讀出放大電路，與向所述第1存儲單元陣列中延伸的第1比特線群、和與該第1比特線群分別構(gòu)成對并且向所述第2存儲單元陣列中延伸的第2比特線群連接，所述第1存儲單元群的各存儲單元包括具有與所述第1比特線群中任一比特線連接的漏極、和與所述第1字線群中任一字線連接的柵極的第1三極管、具有與所述第1三極管的源極連接的源極、和與所述第1字線群中任一字線連接的柵極的第2三極管、以及2個電極中的一方電極與所述第1以及第2三極管的各源極連接的第1數(shù)據(jù)積蓄電容，所述第2存儲單元群的各存儲單元包括具有與所述第2比特線群中任一比特線連接的漏極、和與所述第2字線群中任一字線連接的柵極的第3三極管、和2個電極中的一方電極與所述第3三極管的源極連接的第2數(shù)據(jù)積蓄電容。
6.根據(jù)權(quán)利要求5所述的半導體存儲裝置，其特征在于，所述第2存儲單元群的各存儲單元還包括具有與固定電壓連接的漏極、與所述第3三極管的源極連接的源極、及與所述第2字線群中任一字線連接的柵極的第4三極管，所述第2字線群中與所述第4三極管的柵極連接的字線保持非選中狀態(tài)。
全文摘要
一種半導體裝置，在將由數(shù)據(jù)積蓄電容(3)、A端口存取三極管(4a)、B端口存取三極管(4b)構(gòu)成的2Tr1C型單元配置成矩陣狀所形成的端部存儲器單元陣列(20)的外側(cè)設(shè)置比特線折返型讀出放大電路(33)，選擇單元的字線連接在相應(yīng)的三極管(4a、4b)的柵極上，A端口存取三極管(4a)的漏極連接在比特線開放型讀出放大電路(32)中的任一比特線上，B端口存取三極管(4b)的漏極連接在比特線折返型讀出放大電路(33)的比特線對中的任一比特線上。從而在數(shù)據(jù)存儲中可以有效利用具有開放比特線結(jié)構(gòu)的半導體存儲裝置中的現(xiàn)有技術(shù)中的虛擬陣列，以便增大可利用的存儲器容量。
文檔編號G11C11/405GK1438652SQ0310442
公開日2003年8月27日 申請日期2003年2月13日 優(yōu)先權(quán)日2002年2月14日
發(fā)明者貞方博之 申請人:松下電器產(chǎn)業(yè)株式會社