可均一輸入輸出數(shù)據(jù)的非易失性半導體存儲裝置的制作方法

專利名稱：可均一輸入輸出數(shù)據(jù)的非易失性半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及非易失性半導體存儲裝置，更具體地說，涉及可多值存儲的非易失性半導體存儲裝置。
背景技術：
非易失性半導體存儲裝置中，快擦寫EEPROM的一種即NROM(Nitride Read Only Memory氮化物只讀存儲器)型快擦寫EEPROM(以下稱NROM)備受注目。美國專利第6011725號及5768192號報告了該NROM。
圖29是傳統(tǒng)的快擦寫EEPROM的截面圖。
參照圖29，快擦寫EEPROM包括半導體基片1、漏極區(qū)域2、源極區(qū)域3、浮置柵極4、絕緣膜5以及控制柵極6。
漏極區(qū)域2和源極區(qū)域3在半導體基片1的主表面上以規(guī)定的間隔形成。浮置柵極4處于半導體基片上，在漏極區(qū)域2和源極區(qū)域3之間形成?？刂茤艠O6在浮置柵極4上形成。另外，浮置柵極4及控制柵極6的表面用絕緣膜5覆蓋。
快擦寫EEPROM在浮置柵極4進行電子的積蓄。因而，浮置柵極4用絕緣膜5覆蓋。絕緣膜5防止從浮置柵極4泄漏電子。
如上所述傳統(tǒng)的快擦寫EEPROM中，絕緣膜5的厚度的薄膜化是困難的。這是因為，絕緣膜5如果薄，則從浮置柵極4泄漏電子，結果，寫入快擦寫EEPROM的數(shù)據(jù)變得容易清除。因而，快擦寫EEPROM的細微化有一定界限。
圖30是NROM的存儲單元的截面圖。
參照圖30，NROM包括半導體基片1、2根擴散位線7A及7B、氧化膜8及10、氮化膜9以及控制柵極11。
2根擴散位線7A及7B在半導體基片1的主表面上以規(guī)定的間隔形成。氧化膜8處于半導體基片1上，在2根擴散位線之間形成。氮化膜9在氧化膜8上形成。氧化膜10在氮化膜9上形成?？刂茤艠O11在氧化膜10上形成。
NROM可分別在氮化膜9內(nèi)的存儲區(qū)域9L及9R積蓄電子。即，NROM通過在一個單元內(nèi)的2個不同物理位置積蓄電子，可在各單元存儲2位的數(shù)據(jù)。
另外，氮化膜9內(nèi)部的存儲區(qū)域9L及9R積蓄的電子不能夠在氮化膜9內(nèi)自由移動，而只限于在各存儲區(qū)域9L及9R內(nèi)。這是因為氮化膜9是絕緣膜。
如上所述NROM可容易且廉價地制造。另外，采用NROM的存儲單元陣列形成擴散位線和字線正交的構成。此時鄰接的存儲單元的擴散位線可彼此共用。因而，與傳統(tǒng)的快擦寫EEPROM比較，可以減小存儲單元陣列的面積。
對NROM的寫入動作通過注入溝道熱電子來進行。另外，NROM內(nèi)的數(shù)據(jù)的擦除動作是通過注入由帶間隧道效應生成的熱空穴來進行。另外，讀出時與寫入時流過相反方向的電流。因而，從存儲區(qū)域9L讀出時的電子的移動方向與向存儲區(qū)域9R寫入時的電子的移動方向相同。
圖31A-31D是表示對NROM型存儲單元內(nèi)的2個存儲區(qū)域9L、9R進行數(shù)據(jù)的寫入動作及讀出動作的圖。
參照圖31A，存儲單元MC是NROM型的存儲單元。存儲單元MC的柵極與字線WL連接。另外，假定存儲單元MC與位線BL0及BL1連接。存儲單元MC在位線BL0側具有存儲區(qū)域9L，如圖31C所示，在位線BL1側具有存儲區(qū)域9R。
首先說明向存儲區(qū)域9L的寫入動作。參照圖31A，向存儲區(qū)域9L寫入數(shù)據(jù)時，激活字線WL。另外，位線BL0的電位維持寫入電位VCCW，位線BL1的電位維持接地電位GND。結果，寫入電流Ifw從位線BL0通過非易失性存儲單元MC流入位線BL1。此時向存儲區(qū)域9L寫入數(shù)據(jù)。
接著，說明存儲區(qū)域9L的數(shù)據(jù)的讀出動作。參照圖31B，讀出存儲區(qū)域9L的數(shù)據(jù)時，激活字線WL。另外，位線BL0的電位維持接地電位GND，位線BL1的電位維持讀出電位VCCR。此時，通過檢出讀出電流Ifr是否從位線BL1流入位線BL0，讀出數(shù)據(jù)。
如上所述，存儲區(qū)域9L中，寫入動作時的電流方向和讀出動作時的電流方向相反。
接著，說明向存儲區(qū)域9R的寫入動作。參照圖31C，向存儲區(qū)域9R寫入數(shù)據(jù)時，激活字線WL。另外，位線BL0的電位維持接地電位GND，位線BL1的電位維持寫入電位VCCW。結果，寫入電流Irw從位線BL1流入位線BL0。此時，向存儲區(qū)域9R寫入數(shù)據(jù)。
接著，說明存儲區(qū)域9R的數(shù)據(jù)的讀出動作。參照圖31D，讀出存儲區(qū)域9R的數(shù)據(jù)時，激活字線WL。另外，位線BL0的電位維持讀出電位VCCR，位線BL1的電位維持接地電位GND。此時，通過檢出讀出電流Irr是否從位線BL0流入位線BL1，讀出數(shù)據(jù)。
如上所述，NROM的寫入動作中，若向各擴散位線及控制柵極施加規(guī)定的電位，則存儲區(qū)域9L或9R中可積蓄電子。但是，在寫入動作時若施加過多的電位，則發(fā)生以下的問題。
(1)若存儲單元的閾值上升過高，則在擦除動作時可能無法在指定期間內(nèi)擦除。這是因為在寫入時若過多地施加電位，則會在氮化膜9內(nèi)積蓄過多的電子。另外，該問題在傳統(tǒng)的快擦寫EEPROM也會產(chǎn)生。
(2)可能無法實現(xiàn)在各單元存儲2位的數(shù)據(jù)(以下稱2位/單元)。即，在NROM中，必須能夠與存儲區(qū)域9L的狀態(tài)無關地正確讀出存儲區(qū)域9R，與存儲區(qū)域9R的狀態(tài)無關地正確讀出存儲區(qū)域9L。
圖32A及32B是NROM的讀出動作的說明圖。另外，圖32A及32B中表示存儲區(qū)域9L積蓄電子、存儲區(qū)域9R不積蓄電子的情況。
圖32A表示正常進行寫入動作的NROM，圖32B表示寫入動作時積蓄過多的電子的NROM。
參照圖32A，讀出存儲區(qū)域9R的數(shù)據(jù)時，向擴散位線7及控制柵極11施加規(guī)定的電位。此時，半導體基片1中，耗盡層擴大到范圍V。向存儲區(qū)域9L的寫入動作正常時，存儲區(qū)域9L存儲的電子的分布在范圍V內(nèi)。因而，此時存儲區(qū)域9R的數(shù)據(jù)可正常讀出。
另一方面，在圖32B的情況下，向存儲區(qū)域9R進行讀出動作時，耗盡層擴大到范圍V。但是，由于向存儲區(qū)域9L寫入時過多地施加了電位，因而電子分布擴大到范圍E。讀出存儲區(qū)域9R時，由于超出耗盡層的范圍V的電子分布導致閾值上升。結果，可能誤認為存儲區(qū)域9R為編程狀態(tài)。該問題不發(fā)生在采用浮置柵極的傳統(tǒng)的快擦寫EEPROM中。
(3)寫入動作時，存儲區(qū)域9L及9R積蓄的電子的一部分可積蓄在離開各擴散位線的場所。
圖33是寫入動作時電子的一部分積蓄在離開各擴散位線的場所時的模式圖。
圖33中，電子的一部分積蓄在離開擴散位線7A及7B的區(qū)域12及13。
在圖33所示的場所積蓄電子時，即使施加規(guī)定的擦除電壓，積蓄的電子也無法全部擦除干凈。施加擦除電壓時，在發(fā)生強電場的區(qū)域是控制柵極和各擴散位線的鄰近部分，該鄰近部分積蓄的電子在擦除時注入空穴，在各區(qū)域9L、9R中被全體中和。但是，在圖33的區(qū)域12及13的場所積蓄電子時，由于該部分的電子積蓄的區(qū)域中未施加足夠的電場，因而無法注入足夠的空穴來中和該區(qū)域積蓄的電子。結果，在整個區(qū)域12及區(qū)域13中也無法中和。從而，擦除后閾值也不下降。結果，NROM的耐受性特性劣化。該問題是由編程時電子無法在電子積蓄層內(nèi)移動的NROM特有性質所導致的。傳統(tǒng)的快擦寫EEPROM中，由于電子及空穴可在浮置柵極自由移動，因而不發(fā)生該問題。

發(fā)明內(nèi)容
為了解決以上的問題，在寫入動作及擦除動作時，必須抑制存儲單元的閾值的偏差。即，必須在寫入動作時不施加過多的寫入電壓。
因而，本發(fā)明的目的在于提供可抑制存儲單元的閾值的偏差的非易失性半導體存儲裝置。
本發(fā)明的非易失性半導體存儲裝置包括半導體基片、多個存儲塊、多根字線、多根位線及控制電路。多個存儲塊包含行列狀配置的非易失性的多個存儲單元。多根字線與多個存儲單元的行方向對應地排列。多根位線與多個存儲單元的列方向對應排列?？刂齐娐吩趯懭雱幼鲿r對多個存儲單元進行寫入動作。多個存儲單元各自包括第1及第2導電區(qū)域以及絕緣膜。第1及第2導電區(qū)域在半導體基片的主表面形成，與多根位線中對應的位線連接。絕緣膜處于半導體基片上，且在第1導電區(qū)域和第2導電區(qū)域之間形成，第1導電區(qū)域附近具有第1存儲區(qū)域，第2導電區(qū)域附近具有第2存儲區(qū)域。控制電路向從多個存儲單元中選擇的存儲單元施加1個以上的脈沖電壓。
從而，本發(fā)明的非易失性半導體存儲裝置可以對存儲單元階段性地進行寫入動作。因而，可防止一次寫入而導致向存儲單元供給過多的電荷。
本發(fā)明的非易失性半導體存儲裝置包括半導體基片、多個存儲塊、多根字線、多根位線及控制電路。多個存儲決包含行列狀配置的非易失性的多個存儲單元。多根字線與多個存儲單元的行方向對應地排列。多根位線與多個存儲單元的列方向對應地排列?？刂齐娐吩诓脸齽幼鲿r對多個存儲單元進行擦除動作。多個存儲單元各自包含第1及第2導電區(qū)域以及絕緣膜。第1及第2導電區(qū)域在半導體基片的主表面形成，與多根位線中對應的位線連接。絕緣膜處于半導體基片上，且在第1導電區(qū)域和第2導電區(qū)域之間形成，第1導電區(qū)域附近具有第1存儲區(qū)域，第2導電區(qū)域附近具有第2存儲區(qū)域?？刂齐娐废驈亩鄠€存儲單元中選擇的存儲單元施加一個以上的脈沖電壓。
從而，本發(fā)明的非易失性半導體存儲裝置可以對存儲單元階段性地進行擦除動作。


圖1是表示本發(fā)明實施例1的非易失性半導體存儲裝置的構成的電路方框圖。
圖2是表示圖1中的存儲塊的構成的電路圖。
圖3是表示圖1中的位線控制電路21的構成的方框圖。
圖4是表示圖3中的磁芯電路的構成的方框圖。
圖5是表示圖4中的第1列選擇器的構成的電路圖。
圖6是表示圖4中的第2列選擇器的構成的電路圖。
圖7是表示圖4中的電位控制電路36的構成的電路圖。
圖8是表示圖1中的讀出放大器電路2 2的構成的方框圖。
圖9是表示圖8中的讀出放大器的構成的電路圖。
圖10是表示圖8中的讀出放大器的其他構成的電路圖。
圖11是表示圖1中的行解碼器29的構成的方框圖。
圖12是表示圖11中的字驅動器的構成的電路圖。
圖13是表示圖1中的存儲控制電路的構成的方框圖。
圖14是圖13中的SHV檢測電路的構成的電路圖。
圖15是表示本發(fā)明實施例1的半導體存儲裝置的寫入動作的流程圖。
圖16是表示本發(fā)明實施例1的半導體存儲裝置的寫入動作時的時序圖。
圖17是表示寫入動作時的半導體存儲裝置的各電路動作的時序圖。
圖18是表示擦除動作時的半導體存儲裝置的各電路動作的時序圖。
圖19是表示本發(fā)明實施例2的半導體存儲裝置的寫入動作的流程圖。
圖20是表示本發(fā)明實施例2的半導體存儲裝置的寫入動作時的時序圖。
圖21是表示寫入動作時的半導體存儲裝置的各電路動作的時序圖。
圖22是表示本發(fā)明實施例3的半導體存儲裝置的HV檢測電路287的構成的電路圖。
圖23是表示本發(fā)明實施例3的半導體存儲裝置的寫入動作時的時序圖。
圖24是表示本發(fā)明實施例4的半導體存儲裝置的存儲控制電路的方框圖。
圖25是表示實施例4的半導體存儲裝置的寫入動作的流程圖。
圖26A及26B是表示快擦寫EEPROM和NROM的寫入動作總次數(shù)的耐受性的圖。
圖27本發(fā)明實施例5的半導體存儲裝置的存儲控制電路的構成的方框圖。
圖28是以多晶硅膜作為電荷積蓄層的NROM的截面圖。
圖29是傳統(tǒng)的快擦寫EEPROM的截面圖。
圖30是NROM的截面圖。
圖31A到圖31D是表示對NROM型存儲單元內(nèi)的2個存儲區(qū)域9L、9R進行數(shù)據(jù)的寫入動作及讀出動作的圖。
圖32A及圖32B是說明NROM的讀出動作的圖。
圖33是表示在寫入動作時電子積蓄到離開各擴散位線的場所時的模式圖。
具體實施例方式以下，參照圖面詳細說明本發(fā)明的實施例。另外，圖中同一或相當?shù)牟糠仲x予同一符號，不重復其說明。
圖1是表示本發(fā)明實施例1的非易失性半導體存儲裝置的構成的電路方框圖。
參照圖1，非易失性半導體存儲裝置100包括存儲單元陣列20、位線控制電路21、讀出放大器電路22、第1多路復用器23、輸出緩沖器24、比較器25、第2多路復用器26、輸入緩沖器27、存儲控制電路28以及行解碼器29。
存儲單元陣列20包含多個存儲塊MB[m，n]。這里，m是自然數(shù)，表示存儲塊的行編號。另外n是自然數(shù)，表示存儲塊的列編號。例如，存儲塊MB[8，64]是位于第8行第64列的存儲塊。
同一列的存儲塊MB[m，n]中配置了同一主位線MBL(4n-3)～MBL(4n)。例如，位于第一列的多個存儲塊MB[m，1]中配置了主位線MBL1～MBL4。
圖2表示圖1中的存儲塊的構成的電路圖。
存儲塊MB[m，n]包括多個存儲單元MC、多根字線WLk(k是包含0的整數(shù))、N溝道MOS晶體管QN1～QN8、信號線S1～S4、擴散位線BL0～BL7。
多根字線WLk在行方向上排列，擴散位線BL0～BL7在列方向上排列。
多個存儲單元是可2位存儲的非易失性存儲單元，例如MONOS(Metal-Oxide-Nitride-Oxide-Silicon金屬-氧化物-氮化物-氧化物-硅)型存儲單元。該MONOS型存儲單元的截面構造如圖30所示。多個存儲單元MC各自與字線WLk和擴散位線BL0～BL7的交點對應地配置。同一行配置的多個存儲單元MC串聯(lián)，其柵極與同一字線WLk連接。各個擴散位線BL0～BL7排列成通過鄰接的2個非易失性存儲單元MC的連接點。
晶體管QN1連接到擴散位線BL0和主位線MBL(4n-3)之間，其柵極與信號線S1連接。晶體管QN2連接到主位線MBL(4n-3)和擴散位線BL2之間，其柵極與信號線S2連接。晶體管QN5連接到擴散位線BL1和主位線MBL(4n-2)之間，其柵極與信號線S3連接。晶體管QN6連接到主位線MBL(4n-2)和擴散位線BL3之間，其柵極與信號線S4連接。晶體管QN3連接到擴散位線BL4和主位線MBL(4n-1)之間，其柵極與信號線S1連接。晶體管QN4連接到主位線MBL(4n-1)和擴散位線BL6之間，其柵極與信號線S2連接。晶體管QN7連接到擴散位線BL5和主位線MBL(4n)之間，其柵極與信號線S3連接。晶體管QN8連接到主位線MBL(4n)和擴散位線BL7之間，其柵極與信號線S4連接。
信號線S1～S4與存儲控制電路28連接，信號線S1發(fā)送信號S1，信號線S2發(fā)送信號S2，信號線S3發(fā)送信號S3，信號線S4發(fā)送信號S4。
再回到圖1，位線控制電路21是在從存儲單元陣列20輸出數(shù)據(jù)時或向存儲單元陣列20輸入數(shù)據(jù)時，對多個主位線MBL進行控制的電路。
圖3是表示圖1中的位線控制電路21的構成的方框圖。圖3的信號CS0～CS7、信號BS0～BS15以及控制信號RE、PV、PG、EV、ER分別從存儲控制電路28輸出。
參照圖3，位線控制電路21包含8個磁芯電路211～218。所有磁芯電路211～218與信號線φA1～φA4連接。信號線φA1發(fā)送信號CS0～CS7。信號線φA2發(fā)送信號BS0～BS15。信號線φA3發(fā)送內(nèi)部數(shù)據(jù)信號DIN0～DIN7。信號線φA4發(fā)送存儲控制電路28輸出的控制信號RE、PV、PG、EV、ER。信號PG是在寫入動作時向存儲單元施加寫入電壓時激活的信號。信號PV是在寫入動作時進行校驗動作時激活的信號。信號ER是擦除動作時激活的信號。另外，信號EV是在擦除動作時進行校驗動作時激活的信號。控制信號PG及PV在寫入動作時從存儲控制電路28輸出，控制信號EV及ER在擦除動作時從存儲控制電路28輸出?？刂菩盘朢E是讀出動作時激活的信號，從存儲控制電路28輸出。
磁芯電路211～218各自與32根主位線MBL連接，另外，磁芯電路211～218各自向讀出放大器電路22輸出信號OUT1。另外，信號OUT1包含信號OUT10～OUT17。磁芯電路211與主位線MBL1～MBL32連接，響應從存儲控制電路28輸出的信號，向讀出放大器電路22輸出信號OUT10。磁芯電路212與主位線MBL33～MBL64連接，向讀出放大器電路22輸出信號OUT11。磁芯電路213與主位線MBL65～MBL96連接，向讀出放大器電路22輸出信號OUT12。磁芯電路214與主位線MBL97～MBL128連接，向讀出放大器電路22輸出信號OUT13。磁芯電路215與主位線MBL129～MBL160連接，向讀出放大器電路22輸出信號OUT14。磁芯電路216與主位線MBL161～MBL192連接，向讀出放大器電路22輸出信號OUT15。磁芯電路217與主位線MBL193～MBL224連接，向讀出放大器電路22輸出信號OUT16。磁芯電路218與主位線MBL225～MBL256連接，向讀出放大器電路22輸出信號OUT17。
圖4是表示圖3中的磁芯電路的構成方框圖。另外，雖然說明了圖4中的磁芯電路211，但是其他磁芯電路212～218的構成也與磁芯電路211相同。
參照圖4，磁芯電路211包含4個第1列選擇器31～34、第2列選擇器35及電位控制電路36。
第1列選擇器31與8根主位線MBL1～MBL8連接，接受信號CS0～CS7，輸出信號EBL0及OBL0。第1列選擇器32與8根主位線MBL9～MBL16連接，接受信號CS0～CS7，輸出信號EBL1及OBL1。第1列選擇器33與8根主位線MBL17～MBL24連接，接受信號CS0～CS7，輸出信號EBL2及OBL2。第1列選擇器34與8根主位線MBL25～MBL32連接，接受信號CS0～CS7，輸出信號EBL3及OBL3。
第2列選擇器35接受第1列選擇器31～34輸出的信號EBL0～EBL3及OBL0～OBL3，響應信號BS0～BS15，輸出信號B1及B2。
電位控制電路36接受第2列選擇器35輸出的信號B1及B2，響應存儲控制電路28的指示，向讀出放大器電路22輸出信號OUT10。
其他磁芯電路212～218的構成也與磁芯電路211相同，因而不重復其說明。
圖5是表示圖4中的第1列選擇器的構成的電路圖。
參照圖5，第1列選擇器31包含多個N溝道MOS晶體管QN30～QN37。
晶體管QN30的柵極輸入信號CS0。另外，晶體管QN30連接到主位線MBL1和結點N31之間。晶體管QN31連接到主位線MBL2和結點N30之間，其柵極輸入信號CS1。晶體管QN32連接到主位線MBL3和結點N31之間，其柵極輸入信號CS2。晶體管QN33連接到主位線MBL4和結點N30之間，其柵極輸入信號CS3。晶體管QN34連接到主位線MBL5和結點N31之間，其柵極輸入信號CS4。晶體管QN35連接到主位線MBL6和結點N30之間，其柵極輸入信號CS5。晶體管QN36連接到主位線MBL7和結點N31之間，其柵極輸入信號CS6。晶體管QN37連接到主位線MBL8和結點N30之間，其柵極輸入信號CS7。
第1列選擇器31響應存儲控制電路28輸出的信號CS0～CS7，從結點N30輸出信號EBL0，從結點N31輸出信號OBL0。
其他第1列選擇器32～34的構成也與第1列選擇器31的構成相同，因而不重復其說明。
圖6是表示圖4中的第2列選擇器的構成的電路圖。
參照圖6，第2列選擇器35包含多個N溝道MOS晶體管QN40～QN47、P溝道MOS晶體管QP40～QP47。晶體管QN40連接到結點N42和結點N40之間，其柵極接受信號BS0。晶體管QP40連接到結點N42和結點N41之間，其柵極接受信號BS1。結點N42接受第1列選擇器31輸出的信號OBL0。晶體管QN41連接到結點N43和結點N40之間，其柵極接受信號BS2。晶體管QP41連接到結點N43和結點N41之間，其柵極接受信號BS3。結點N43接受第1列選擇器31輸出的信號EBL0。晶體管QN42連接到結點N44和結點N40之間，其柵極接受信號BS4。晶體管QP42連接到結點N44和結點N41之間，其柵極接受信號BS5。結點N44接受第1列選擇器32輸出的信號OBL1。晶體管QN43連接到結點N45和結點N40之間，其柵極接受信號BS6。晶體管QP43連接到結點N45和結點N41之間，其柵極接受信號BS7。結點N45接受第1列選擇器32輸出的信號EBL1。晶體管QN44連接到結點N46和結點N40之間，其柵極接受信號BS8。晶體管QP44連接到結點N46和結點N41之間，其柵極接受信號BS9。結點N46接受第1列選擇器33輸出的信號OBL2。晶體管QN45連接到結點N47和結點N40之間，其柵極接受信號BS10。晶體管QP45連接到結點N47和結點N41之間，其柵極接受信號BS11。結點N47接受第1列選擇器33輸出的信號EBL2。晶體管QN48連接到結點N48和結點N40之間，其柵極接受信號BS12。晶體管QP46連接到結點N48和結點N41之間，其柵極接受信號BS13。結點N48接受第1列選擇器34輸出的信號OBL3。晶體管QN47連接到結點N49和結點N40之間，其柵極接受信號BS14。晶體管QP47連接到結點N49和結點N41之間，其柵極接受信號BS15。結點N49接受第1列選擇器34輸出的信號EBL3。
第2列選擇器35響應存儲控制電路28輸出的信號BS0～BS15，從結點N40輸出信號B1，從結點N41輸出信號B2。
圖7是表示圖4中的電位控制電路36的構成的電路圖。
參照圖7，電位控制電路36包括開關電路SW1～SW3、反相器IV1、邏輯門L1～L3、N溝道MOS晶體管QN51。
信號線BO通過開關電路SW1與電位SHV結點42連接，通過開關電路SW2與電位HV結點43連接，通過開關電路SW3與輸出約2V的電位的電源電位結點40連接。信號線BO接受第2列選擇器35輸出的信號B2，作為信號OUT1輸出。
反相器IV1接受存儲控制電路28輸出的信號ER，反相后作為信號E8輸出。邏輯門L2接受存儲控制電路28輸出的信號PG和內(nèi)部數(shù)據(jù)信號DIN0，將NOR邏輯運算結果作為信號E5輸出。
邏輯門L3接受存儲控制電路28輸出的信號RE、信號PV、信號EV。邏輯門L3在輸入的信號RE、信號PV、信號EV全為H電平時，輸出L電平的信號E2，在其他情況下，則輸出H電平的信號E2。
晶體管QN51連接到信號線BO和接地電位結點41之間，其柵極接受邏輯門L1的輸出信號。邏輯門L1接受信號E8、E5、E2，當信號E8、E5、E2全為L電平時輸出H電平的信號。邏輯門L1輸出的信號為H電平時，晶體管QN51導通，信號線BO的電位維持接地電位。
開關電路SW1包含多個N溝道MOS晶體管QN52～54、56、57、P溝道MOS晶體管QP52～QP57以及反相器IV2。反相器IV2接受信號E8，進行反相并輸出。
晶體管QP52和晶體管QN52在電位SHV結點42和接地電位結點41之間串聯(lián)。另外，晶體管QP53和晶體管QN53在電位SHV結點42和接地電位結點41之間串聯(lián)。晶體管QP52的柵極與晶體管QN53的漏極連接。另外，晶體管QP53的柵極與晶體管QN52的漏極連接。晶體管QN52的柵極接受反相器IV2的輸出信號，晶體管QN53的柵極接受信號E8。晶體管QP54和晶體管QN54在電位SHV結點42和接地電位結點41之間串聯(lián)。晶體管QP54的柵極與晶體管QN53的漏極連接。另外，晶體管QN54的柵極接受反相器IV2的輸出信號。
晶體管QP55和晶體管QN54在結點N50和接地電位結點41之間串聯(lián)。另外，晶體管QP56和晶體管QN56在結點N50和接地電位結點41之間串聯(lián)。晶體管QP57和晶體管QN57在結點N50和接地電位結點41之間串聯(lián)。
晶體管QP55的柵極與晶體管QN56的漏極連接。晶體管QP56的柵極與晶體管QN57的漏極連接。晶體管QP57的柵極與晶體管QN56的漏極連接。晶體管QN56的柵極接受信號E8。另外，晶體管QN57的柵極接受反相器IV2的輸出信號。
接著，說明開關電路SW1的動作。
存儲控制電路28輸出的信號ER為H電平時，開關電路SW1內(nèi)的晶體管QP53導通，晶體管QP52及QP54截止。另外，晶體管QP56導通，晶體管QP55及QP57截止。結果，電位SHV結點42和信號線B0斷開。因而，信號ER為H電平時，開關電路SW1截止。
另一方面，信號ER為L電平時，開關電路SW1內(nèi)的晶體管QP52及QP54導通，晶體管QP53截止。另外，晶體管QP55及QP57導通，晶體管QP56截止。結果，開關電路SW1導通，電位SHV結點42與信號線BO連接。
其他開關電路SW2及SW3的構成也與開關電路SW1的構成相同，因而不重復其說明。另外，邏輯門L2輸出的信號E5為H電平時，開關電路SW2導通。結果，開關電路SW2與電位HV結點43和信號線BO連接。另外，邏輯門L3輸出的信號E2為H電平時，開關電路SW3導通。結果，開關電路SW3與讀出放大器電路22和信號線BO連接。
另外，第2列選擇器35的結點N40與接地電位結點41連接。
圖8是表示圖1中的讀出放大器電路22的構成的方框圖。
參照圖8，讀出放大器電路22包含多個讀出放大器221～228。
讀出放大器221接受位線控制電路21輸出的信號OUT10、存儲控制電路28輸出的信號RE、信號PV、信號EV，向第1多路復用器23輸出信號OUT20。同樣，讀出放大器222接受信號OUT11、信號RE、PV、EV，輸出信號OUT21。讀出放大器223接受信號OUT12、信號RE、PV、EV，輸出信號OUT22。讀出放大器224接受信號OUT13、信號RE、PV、EV，輸出信號OUT23。讀出放大器225接受信號OUT14、信號RE、PV、EV，輸出信號OUT24。讀出放大器226接受信號OUT15、信號RE、PV、EV，輸出信號OUT25。讀出放大器227接受信號OUT16、信號RE、PV、EV，輸出信號OUT26。讀出放大器228接受信號OUT17、信號RE、PV、EV，輸出信號OUT27。
圖9是表示圖8中的讀出放大器的構成的電路圖。
參照圖9，讀出放大器221包含P溝道MOS晶體管QP60～QP66、N溝道MOS晶體管QN61及QN62和反相器IV3。
晶體管QP60和晶體管QP61在電源電位結點60和結點N60之間串聯(lián)。晶體管QP60的柵極與接地電位結點41連接。另外，晶體管QP61的柵極輸入信號RE。晶體管QP62和晶體管QP63在電源電位結點60和結點N60之間串聯(lián)。晶體管QP62的柵極與接地電位結點41連接，晶體管QP63的柵極輸入信號PV。晶體管QP64和晶體管QP65在電源電位結點60和結點N60之間串聯(lián)。晶體管QP64的柵極與接地電位結點41連接。另外，晶體管QP65的柵極輸入信號EV。
晶體管QN62連接到結點N60和N61之間。另外，晶體管QP66和晶體管QN61在電源電位結點60和接地電位結點41之間串聯(lián)。晶體管QP66的柵極及晶體管QN61的柵極與結點N61連接。晶體管QN62的柵極與晶體管QN61的漏極連接。結點N61輸入信號OUT10。
反相器IV3的輸入端子與結點N60連接。反相器IV3接受結點N60輸出的信號，經(jīng)反相后作為信號OUT20輸出。
如上所述，讀出放大器221構成單端型的讀出放大器。
接著，說明讀出放大器221的動作。
讀出放大器221內(nèi)的晶體管QP60、QP62、QP64的各個電流驅動力中，QP64的電流驅動力最大，其次，QP60的電流驅動力較大，QP62的電流驅動力最小。
在通常的讀出動作時，信號RE被激活(L電平)，其他信號PV及EV維持非激活狀態(tài)。結果，響應晶體管QP60的電流驅動力，決定讀出放大器的靈敏度。接著，在寫入動作中的校驗動作時，信號PV變成激活狀態(tài)(L電平)，其他信號RE及EV維持非激活狀態(tài)。結果，結點N60與電流驅動力小的晶體管QP62連接。結果，由存儲單元經(jīng)由晶體管QN62抽出的電流即使很小，結點N60的電位也下降。因而結點N60的電位不會變?yōu)榉聪嗥鱅V3的邏輯閾值以下。即，若存儲單元的閾值不夠高，不能充分抑制由存儲單元經(jīng)由晶體管QN62抽出的電流時，則讀出放大器221無法識別「編程」狀態(tài)。因而，寫入動作時，僅僅在進行可靠地寫入的情況下，讀出放大器221輸出L電平的信號OUT20。
另外，擦除動作中的校驗動作時，信號EV變成激活狀態(tài)(L電平)，其他信號RE及PV維持非激活狀態(tài)(H電平)。結果，結點N60與電流驅動力大的QP64連接。因而，由存儲單元經(jīng)由晶體管QN62抽出的電流即使比較大，結點N60的電位也不下降，不會變成反相器IV3的邏輯閾值以下。即，若存儲單元的閾值不夠低，不能獲得足夠的由存儲單元經(jīng)由晶體管QN62抽出的電流時，則無法識別「擦除」狀態(tài)。結果，在擦除動作時，僅僅在可靠地擦除的情況下，讀出放大器221輸出H電平的信號OUT20。
如上所述，在寫入動作和擦除動作中的校驗時，通過變更讀出放大器的靈敏度，可以提高讀出放大器的可靠性。
另外，圖9中說明了讀出放大器221，其他讀出放大器222～228的構成也與讀出放大器221相同，因而不重復說明。
圖9中的讀出放大器采用單端型，但是讀出放大器也可以是其他構成。
圖10是表示圖8中的讀出放大器的其他構成的電路圖。
參照圖10，讀出放大器221包括讀出電路61及62、差動放大電路63、參考電位發(fā)生電路64。
讀出電路61包括P溝道MOS晶體管QP70、QP71和N溝道MOS晶體管QN70～QN72。
晶體管QP70和晶體管QN72在電源電位結點60和結點N72之間串聯(lián)。晶體管QP70的柵極與接地電位結點41連接。晶體管QP71和晶體管QN70在電源電位結點60和接地電位結點41之間串聯(lián)。晶體管QP71的柵極和晶體管QN70的柵極共同與結點N72連接。晶體管QN72的柵極與晶體管QN70的漏極連接。讀出電路61通過結點N72接受信號OUT10，從晶體管QP70和晶體管QN72的連接點即結點N70輸出信號。
晶體管QN71連接到結點N72和接地電位結點41之間，其柵極與電源電位結點60連接。由于晶體管QN71的柵極長，只能流過微小電流。結果，晶體管QN71具有調節(jié)結點N70的動作點的作用。
另外，讀出電路62的構成也與讀出電路61的構成相同，因而不重復其說明。但是，讀出電路62不接受信號OUT10，而接受參考電位發(fā)生電路64輸出的信號φB。
差動放大電路63包括P溝道MOS晶體管QP72、QP73和N溝道MOS晶體管QN73～QN75。
晶體管QP72、晶體管QN73及晶體管QN75在電源電位結點60和接地電位結點41之間串聯(lián)。另外，晶體管QP73和晶體管QN74在電源電位結點60和晶體管QN75的漏極之間串聯(lián)。晶體管QP72的柵極與晶體管QP73的柵極連接。另外，晶體管QP73的柵極與二極管連接。因而，晶體管QP72和晶體管QP73構成電流鏡像。晶體管QN73的柵極接受讀出電路61的輸出信號。另外，晶體管QN74的柵極接受讀出電路62的輸出信號。晶體管QN75的柵極與電源電位結點60連接。晶體管QN75起恒流源的作用。差動放大電路63比較讀出電路61的輸出信號和讀出電路62的輸出信號，結果從晶體管QP72和晶體管QN73的連接點即結點N73輸出。反相器IV4接受差動放大電路63的輸出信號，反相后輸出。反相器IV5接受反相器IV4的輸出信號，反相后作為信號OUT20輸出。
參考電位發(fā)生電路64包括晶體管QN79～QN81和參考單元RC1～RC3。
晶體管QN79和參考單元RC1在讀出電路62內(nèi)的結點N72和接地電位結點41之間串聯(lián)。另外，晶體管QN80和參考單元RC2在讀出電流62內(nèi)的結點N72和接地電位結點41之間串聯(lián)。而且，晶體管QN81和參考單元RC3在讀出電路62內(nèi)的結點N72和接地電位結點41之間串聯(lián)。晶體管QN79的柵極輸入信號RE。晶體管QN80的柵極輸入信號PV。晶體管QN81的柵極輸入信號EV。
參考單元RC1～RC3與正常存儲單元具有同一構造、材質及尺寸。參考單元RC1～RC3的柵極共同與參考用字線RWL連接。
這里，令參考單元RC2的閾值大于參考單元RC1的閾值，參考單元RC3的閾值小于參考單元RC1的閾值。例如，參考單元RC1的閾值為2.5V時，令參考單元RC2的閾值為3.5V，參考單元RC3的閾值為1.5V。
結果，讀出電路62的輸出信號的電位在寫入動作中的校驗時最高，在擦除動作中的校驗時最低。因而，在寫入動作中，僅僅在進行可靠地寫入時信號OUT20變成L電平。另外，在擦除動作中，僅僅在進行可靠地擦除時信號OUT20變成H電平。
根據(jù)以上的結果，讀出放大器221通過在寫入動作和擦除動作中變更其讀出放大器的靈敏度，可以更可靠地確認寫入狀況及擦除狀況。
另外，雖然說明了圖10中讀出放大器221的構成，但是其他讀出放大器222～228也與讀出放大器221具有同一構成，因而不重復其說明。
圖11是說明圖1中的行解碼器29的構成的方框圖。
參照圖11，行解碼器29包含多個字驅動器WD0～WD255。字驅動器WDq(q是0～255的整數(shù))接受存儲控制電路28輸出的信號ROWq、信號PG、RE、PV、EV、SHGV、HGV，輸出被字線WLq激活的信號。
圖12是表示圖11中的字驅動器的構成的電路圖。
參照圖12，字驅動器WD0包括邏輯門L10～L13、開關電路SW4、SW5以及N溝道MOS晶體管QN82。
字線WL0通過開關電路SW4與電位SHGV結點71連接，通過開關電路SW5與電位HGV結點72連接。開關電路SW4及SW5的構成與圖7所示開關電路SW1相同，因而不重復其說明。
邏輯門L10接受信號PG和信號ROW0，將信號PG的反相信號和信號ROW0的AND邏輯運算結果作為信號E10輸出。信號E10為H電平時，由于開關電路SW4截止，字線WL0和電位SHGV結點71斷開。另一方面，信號E10為L電平時，開關電路SW4導通。因而，字線WL0的電位維持電位SHGV。
邏輯門L12接受信號RE、PV、EV。信號RE、PV、EV全為H電平時，邏輯門L12輸出L電平的信號。信號RE、PV、EV中只要有一個為L電平的信號時，邏輯門L12輸出H電平的信號。邏輯門L13接受邏輯門L12的輸出信號和信號ROW0，將AND邏輯運算結果作為信號E4輸出。
信號E4為H電平時，開關電路SW5截止。因而，此時，電位HGV結點72和字線WL0斷開。另一方面，信號E4為L電平時，開關電路SW5導通。因而，電位HGV結點72和字線WL0連接，字線WL0的電位維持電位HGV。
圖13是表示圖1中的存儲控制電路的構成的方框圖。
參照圖13，存儲控制電路28包括外圍電路281、計數(shù)電路282、SHGV檢測電路285、SHV檢測電路286、HV檢測電路287、HGV檢測電路288、SHGV振蕩器289、SHV振蕩器290、HV振蕩器291、HGV振蕩器292、SHGV充電泵(charge pump)293、SHV充電泵294、HV充電泵295以及HGV充電泵296。
外圍電路281控制整個半導體存儲裝置100。外圍電路281在寫入動作時輸出信號PG及PV，在擦除動作時輸出信號ER及EV。另外，外圍電路281接受比較器25輸出的信號VERIFY。
計數(shù)電路282是4位的計數(shù)器。每次從外圍電路281輸出信號PG時，計數(shù)電路282使計數(shù)值加一，輸出計數(shù)信號CNT0～CNT3。
SHGV檢測電路285、SHGV振蕩器289、SHGV充電泵293構成升壓電路。
SHGV檢測電路285接受SHGV充電泵293輸出的信號SHGV，檢測信號SHGV的電位是否達到規(guī)定的電位。接受的信號SHGV的電位未達到規(guī)定的電位時，SHGV檢測電路285向SHGV振蕩器289輸出H電平的信號φC1。接受的信號SHGV的電位達到規(guī)定的電位時，SHGV檢測電路285向SHGV振蕩器289輸出L電平的信號φC1。
信號φC1為H電平時，SHGV振蕩器289輸出用以使SHGV充電泵293升壓的時鐘信號。信號φC1為L電平時，SHGV振蕩器289停止其動作。
SHGV充電泵293在寫入動作時，響應SHGV振蕩器輸出的時鐘信號，輸出具有升壓的電位的信號SHGV。另外，信號SHGV是寫入動作時的柵極電位。
SHV檢測電路286、SHV振蕩器290、SHV充電泵294構成升壓電路。
SHV檢測電路286接收SHV充電泵294輸出的信號SHV，檢測信號SHV的電位是否達到規(guī)定的電位，輸出信號φC2。
SHV振蕩器290響應信號φC2，輸出使SHV充電泵294升壓的時鐘信號。
SHV充電泵294在擦除動作時，響應SHV振蕩器290輸出的時鐘信號，輸出具有升壓的電位的信號SHV。另外，信號SHV是擦除動作時的漏極電位。
HV檢測電路287、HV振蕩器291、HV充電泵295構成升壓電路。
HV檢測電路287接受HV充電泵295輸出的信號HV，檢測信號HV的電位是否達到規(guī)定的電位，輸出信號φC3。
HV振蕩器291響應信號φC3，輸出使HV充電泵295升壓的時鐘信號。
HV充電泵295在寫入動作時，響應HV振蕩器291輸出的時鐘信號，輸出具有升壓的電位的信號HV。另外，信號HV是寫入動作時的漏極電位。
HGV檢測電路288、HGV振蕩器292、HGV充電泵296構成升壓電路。
HGV檢測電路288接受HGV充電泵296輸出的信號HGV，檢測信號HGV的電位是否達到規(guī)定的電位，輸出信號φC4。
HGV振蕩器292響應信號φC4，輸出使HGV充電泵296升壓的時鐘信號。
HGV充電泵296在讀出動作時，響應HGV振蕩器292輸出的時鐘信號，輸出具有升壓的電位的信號HGV。另外，信號HGV是讀出動作時的柵極電位。
圖14是表示圖13中的SHV檢測電路的構成的電路圖。
參照圖14，SHV檢測電路286包括P溝道MOS晶體管QP75及QP76、N溝道MOS晶體管QN85及QN86、電阻元件R1～R6、傳輸門T1～T4、反相器IV10～IV13、運算放大器OP1及OP2。
晶體管QP75和電阻元件R6在電源電位結點60和接地電位結點41之間串聯(lián)。晶體管QP75的柵極與運算放大器OP1的輸出端子連接。運算放大器OP1的反相輸入端子輸入?yún)⒄针娢籚ref。另外，運算放大器OP1的非反相輸入端子與晶體管QP75的漏極連接。
晶體管QP76和晶體管QN85在電源電位結點60和接地電位結點41之間串聯(lián)。晶體管QP76的柵極與運算放大器OP1的輸出端子連接。晶體管QN85與二極管連接。
電阻元件R1～R5及晶體管QN86串聯(lián)連接。電阻元件R1的2個端子中，在未與電阻元件R2連接的端子輸入由SHV充電泵294輸出的信號SHV。另外，晶體管QN86的漏極與電阻元件R5連接，其柵極與晶體管QN85的柵極連接。晶體管QN86的源極與接地電位結點41連接。
傳輸門T1～T4分別由N溝道MOS晶體管和P溝道MOS晶體管構成。
傳輸門T1和電阻元件R1并聯(lián)。傳輸門T1內(nèi)的P溝道MOS晶體管的柵極輸入反相器IV10的輸出信號。反相器IV10及N溝道MOS晶體管的柵極輸入計數(shù)電路282輸出的計數(shù)信號CNT3。傳輸門T2和電阻元件R2并聯(lián)。傳輸門T2內(nèi)的P溝道MOS晶體管的柵極輸入反相器IV11的輸出信號。反相器IV11及N溝道MOS晶體管的柵極輸入由計數(shù)電路282輸出的計數(shù)信號CNT2。傳輸門T3和電阻元件R3并聯(lián)。傳輸門T3內(nèi)的P溝道MOS晶體管的柵極輸入反相器IV12的輸出信號。反相器IV12及N溝道MOS晶體管的柵極輸入由計數(shù)電路282輸出的計數(shù)信號CNT1。傳輸門T4和電阻元件R4并聯(lián)。傳輸門T4內(nèi)的P溝道MOS晶體管的柵極輸入反相器IV13的輸出信號。反相器IV13及N溝道MOS晶體管的柵極輸入由計數(shù)電路282輸出的計數(shù)信號CNT0。
運算放大器OP2的反相輸入端子與電阻元件R5和晶體管QN86的連接點即結點N80連接。另外，運算放大器OP2的非反相輸入端子輸入?yún)⒄针娢籚ref。當輸入反相輸入端子的電位比輸入非反相輸入端子的參照電位Vref大時，運算放大器OP2輸出L電平的信號φC2。另外，輸入反相輸入端子的電位比輸入非反相輸入端子的參照電位Vref小時，輸出H電平的信號φC2。
接著，說明SHV檢測電路286的動作。
輸入運算放大器OP1的非反相輸入端子的電位比輸入反相輸入端子的參照電位Vref低時，運算放大器OP1輸出L電平的信號。因而，此時晶體管QP75導通。結果，輸入運算放大器OP1的非反相輸入端子的電位上升。非反相輸入端子的電位比參照電位Vref高時，運算放大器OP1的輸出信號變?yōu)镠電平。因而，晶體管QP75截止。結果，非反相輸入端子的電位降低。結果，由于非反相輸入端子的電位一定，因而流過電阻元件R6的電流I1成為定值Vref/R6。
另外，由于運算放大器OP1的輸出信號也輸入晶體管QP76的柵極，若晶體管QP75及QP76的晶體管的規(guī)格相同，則流過晶體管QN85的電流I2也成為定值Vref/R6。而且，若晶體管QN85和晶體管QN86的晶體管的規(guī)格相同，則晶體管QN85及QN86的柵極-源極電位相同。因而，流過晶體管QN86的電流成為定值Vref/R6。即，流過結點N80的電流成為恒定。另外，晶體管QP75、QP76以及QN85、QN86都在飽和區(qū)動作。
因而，輸入運算放大器OP2的反相輸入端子的電位由信號SHV的電位以及結點N81和結點N80之間所使用的電阻值決定。另外，結點N81和結點N80之間所使用的電阻值根據(jù)計數(shù)電路282的計數(shù)值決定，具體地說，根據(jù)計數(shù)電路282輸出的計數(shù)信號CNT0～CNT3決定。
SHGV檢測電路285、HV檢測電路287以及HGV檢測電流288的電路構成也與SHV檢測電路286的電路構成相同，因而不重復其說明。
再回到圖1，第1多路復用器23從存儲控制電路28接受信號RE時，向輸出緩沖器24輸出從讀出放大器電路22接受的信號OUT2。另外，第1多路復用器23從存儲控制電路28接受信號PV或信號EV時，向比較器25輸出從讀出放大器電路22接受的信號OUT2。
輸入緩沖器27接受外部輸入的外部數(shù)據(jù)信號DQ0～DQ7，輸出內(nèi)部數(shù)據(jù)信號DIN0～DIN7。
而且，輸入緩沖器27根據(jù)外部數(shù)據(jù)信號DQ0～DQ7，輸出信號IN0～IN7。
第2多路復用器26在寫入動作時從存儲控制電路28接受信號PV，輸出信號IN0～IN7。另外，擦除動作時從存儲控制電路28接受信號EV，輸出H電平的信號HIN0～HIN7。
比較器25在寫入動作時，分別比較第1多路復用器23輸出的信號OUT2(OUT20～OUT27)和第2多路復用器26輸出的信號IN0～IN7，信號OUT2和信號IN0～IN7一致時，向存儲控制電路28輸出H電平的信號VERIFY。另外，比較器25在擦除動作時，比較第1多路復用器23輸出的信號OUT2和第2多路復用器26輸出的H電平的信號HIN0～HIN7，信號OUT2全為H電平時，向存儲控制電路28輸出H電平的信號VERIFY。
說明具有以上的電路構成的半導體存儲裝置100的寫入動作。
圖15是表示本發(fā)明實施例1的半導體存儲裝置的寫入動作的流程圖。
這里，說明在半導體存儲裝置100的存儲單元陣列20內(nèi)的任意存儲單元中，向圖30的存儲區(qū)域9R進行數(shù)據(jù)寫入的情況。
參照圖15，首先，存儲控制電路28內(nèi)的計數(shù)電路282通過外圍電路281輸出的復位信號RESET，使計數(shù)值復位。這里，令復位信號RESET總是為L電平。因而，此時計數(shù)電路282輸出的計數(shù)信號CNT0～CNT3全成為L電平。另外，外圍電路281輸出的信號PG、PV、ER、EV全是H電平。
接著，存儲控制電路28為了向存儲單元施加寫入電壓，將外圍電路281輸出的信號PG激活成L電平。此時，外圍電路281輸出的其他信號PV、ER、EV維持H電平。此時，HV檢測電路287、HV振蕩器291、HV充電泵295動作。結果，HV充電泵295輸出施加于存儲單元的漏極電壓HV。
同樣，由于信號PG的激活，SHGV檢測電路285、SHGV振蕩器289、SHGV充電泵293動作。結果，SHGV充電泵293輸出施加于存儲單元的柵極電壓SHGV(步驟S1)。
接著，施加寫入電壓并經(jīng)過規(guī)定的時間后，半導體存儲裝置100進行校驗動作(步驟S2)。
校驗動作是指向存儲單元施加寫入電壓后，判定是否向存儲單元正常地寫入數(shù)據(jù)的動作。
進行校驗動作時，外圍電路281輸出的信號PG變成H電平，信號PV被激活成L電平。結果，向存儲單元的柵極及源極施加規(guī)定的電壓，寫入存儲單元的數(shù)據(jù)通過讀出放大器電路22讀出。讀出的數(shù)據(jù)作為信號OUT2，通過第1多路復用器23輸入比較器25。另一方面，比較器25從第2多路復用器26接受向該存儲單元寫入數(shù)據(jù)時的數(shù)據(jù)信息即信號IN。
比較器25比較信號OUT2和信號IN，檢測信號OUT2的8位的數(shù)字數(shù)據(jù)和信號IN的8位的數(shù)字數(shù)據(jù)是否一致。信號OUT2的數(shù)據(jù)和信號IN的數(shù)據(jù)一致時(步驟S3)，應寫入存儲單元的數(shù)據(jù)被正常寫入，即，判斷存儲單元內(nèi)的存儲區(qū)域9R積蓄的電荷足夠，結束寫入動作(步驟S4)。
另一方面，信號OUT2的數(shù)據(jù)和信號IN的數(shù)據(jù)不一致時(步驟S3)，比較器25判斷存儲單元內(nèi)的存儲區(qū)域9R積蓄的電荷不足。
此時，再回到步驟S2，半導體存儲裝置100反復進行寫入電壓的施加，直到存儲單元內(nèi)的存儲區(qū)域9R積蓄了規(guī)定量的電荷。
另外，對于擦除動作，同樣，在擦除電壓施加后進行校驗動作，反復進行擦除電壓的施加，直到存儲單元內(nèi)的存儲區(qū)域9R的電荷清除。
圖16是本發(fā)明實施例1的半導體存儲裝置的寫入動作時的時序圖。
另外，設定圖16的半導體存儲裝置的寫入動作與圖15的寫入動作在同一條件下進行。這里，圖16中的Vth表示寫入的存儲單元的閾值電壓。另外，B表示存儲單元的半導體基片的電壓，S表示施加于存儲單元的擴散位線7A的電壓，D表示施加于存儲單元的擴散位線7B的電壓(信號HV的電壓)，G表示施加于存儲單元的控制柵極11的電壓(信號SHGV的電壓)。
參照圖16，半導體存儲裝置100在時刻t1將信號PG激活成L電平，進行第1次寫入電壓的施加。此時，外圍電路281輸出的其他信號PV、ER、EV維持H電平。此時，HV檢測電路287、HV振蕩器291、HV充電泵295動作。結果，HV充電泵295輸出施加于存儲單元的漏極電壓HV。此時，信號HV維持一定的電壓VD1。
同樣，由于信號PG的激活，SHGV檢測電路285、SHGV振蕩器289、SHGV充電泵293動作。結果，SHGV充電泵293輸出施加于存儲單元的柵極的信號HGV。此時，信號HGV維持一定的電壓VG1。
規(guī)定期間寫入電壓的施加執(zhí)行后的時刻t2，信號PG變成H電平，信號PV變成L電平。結果，半導體存儲裝置100開始校驗動作。
這里，存儲單元的閾值電壓變成Vth1時，若令存儲單元內(nèi)的存儲區(qū)域9R內(nèi)積蓄足夠的電荷，則時刻t2的存儲單元的閾值電壓Vth比Vth1低。因而，比較器25判斷存儲區(qū)域9R積蓄的電荷不足。結果，在時刻t3信號PG變成L電平，再次進行寫入電壓的施加。
接著，在時刻t4進行校驗動作，其動作方法與時刻t2的校驗動作相同，因而不重復其說明。
通過以上的動作，半導體存儲裝置100反復進行寫入電壓的施加和校驗動作，直到作為寫入動作對象的存儲單元的閾值Vth變成Vth1。時刻t5的校驗動作的結果，若存儲單元的閾值Vth超過Vth1，則比較器25輸出H電平的脈沖信號VERIFY。存儲控制電路28接受H電平的信號VERIFY，在時刻t6結束寫入動作。
另外，擦除動作的情況也一樣。但是，擦除動作的情況下，在校驗動作時，判斷存儲單元的閾值是否在規(guī)定的電壓以下(例如1.5V以下)，若閾值不在規(guī)定的電壓以下，則反復進行擦除動作。
通過以上的動作，實施例1的半導體存儲裝置100在寫入動作時反復進行寫入電壓的施加和校驗動作。結果，可防止向存儲單元過多地注入電荷。擦除動作的情況也一樣。
圖17是表示寫入動作時的半導體存儲裝置的各電路動作的時序圖。
圖17中，對于圖1所示半導體存儲裝置100中的存儲塊MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]，說明向圖2中的存儲單元MC1的存儲區(qū)域9R寫入「01110111」的數(shù)據(jù)的情況。具體地說，存儲塊MB[1，1]和MB[1，33]的存儲單元MC1中分別存儲數(shù)據(jù)「0」，其他存儲塊MB的存儲單元MC1分別存儲數(shù)據(jù)「1」。另外，這里「0」表示閾值高的狀態(tài)，「1」表示閾值低的狀態(tài)。
參照圖17，首先，在時刻t11，外圍電路281輸出的信號PG被激活成L電平。此時，輸入位線控制電路21內(nèi)的磁芯電路211～218的信號CS0～CS7中，信號CS0及CS1變成H電平。其他信號CS2～CS7保持L電平。
另外，輸入磁芯電路211～218的信號BS0～BS15中，信號BS0及BS1變成L電平，其他信號BS2～BS15維持H電平。
結果，各磁芯電路211～218中的第1列選擇器31～34的晶體管QN30及晶體管QN31導通。另外，第2列選擇器35中的晶體管QP40和晶體管QN41導通。結果，存儲塊MB[1，1]中，第2列選擇器35內(nèi)的結點N40與主位線MBL2連接，結點N41與主位線MBL1連接。同樣，各存儲塊[1，8J+1](J是0～7的整數(shù))中，各磁芯電路內(nèi)的第2列選擇器35內(nèi)的結點N40與主位線MBL(4×(8J+1)-2)連接，結點N41與主位線MBL(4×(8J+1)-3)連接。
這里，注意磁芯電路211內(nèi)的電位控制電路36。在時刻t11，由于寫入存儲塊MB[1，1]的存儲單元MC1的信號DIN0變成L電平(對應于數(shù)據(jù)「0」)，開關電路SW2導通。結果，主位線MBL1的電位變成電位HV。另一方面，主位線MBL2與接地電位結點41連接。
同樣，存儲塊MB[1，33]內(nèi)的主位線MBL129的電位也變成電位HV，主位線MBL2與接地電位結點41連接。
其他存儲塊MB[1，8J+1]中，輸入各自對應的電位控制電路36的內(nèi)部數(shù)據(jù)信號DIN變成H電平(對應于數(shù)據(jù)「1」)。結果，電位控制電路36內(nèi)的信號E8、E5、E2全變成L電平，晶體管QN51導通。因而，存儲塊MB[1，8J+1]內(nèi)的主位線MBL(4×(8J+1)-2)及MBL(4×(8J+1)-3)都變成L電平。
通過以上的動作，存儲塊MB[1，1]內(nèi)的主位線MBL1維持電位HV(H電平)，主位線MBL2變成L電平。另外，存儲塊MB[1，33]內(nèi)的主位線MBL129維持電位HV(H電平)，主位線MBL2變成L電平。
接著，在時刻t12，存儲塊MB內(nèi)的信號線S1～S4中，信號線S2及S3變成H電平。此時信號線S1及S4維持L電平。因而，晶體管QN3及晶體管QN5導通。結果，存儲塊MB[1，1]中主位線MBL1與位線BL2連接，主位線MBL2與位線BL1連接。同樣，存儲塊MB[1，33]中主位線MBL129與位線BL2連接，主位線MBL130與位線BL1連接。根據(jù)以上的結果，位線BL2維持電位HV(H電平)，位線BL1維持接地電位(L電平)。
接著，在時刻t13，字線WL0被激活成H電平。結果，對存儲塊MB[1，1]及MB[1，33]內(nèi)的存儲單元MC1的存儲區(qū)域9R進行寫入動作，在存儲區(qū)域9R積蓄電荷。
通過以上的動作，對指定的存儲單元施加寫入電壓，進行寫入動作。
另外，在時刻t14信號PG變成H電平。此時，字線WL0變成L電平，結束寫入動作。另外，由于信號PG變成H電平，停止向主位線MBL供給電位HV，主位線MBL1及MBL129在寫入動作結束后變成L電平。結果，位線BL2也變成L電平。主位線MBL1及MBL129變成L電平后，信號BS0及BS1變成H電平。
在時刻t21，信號PV變成L電平。因而，半導體存儲裝置100進行校驗動作。
在校驗動作時，磁芯電路內(nèi)的信號BS0及BS1維持H電平，信號BS2及BS3變成L電平。因而，存儲塊MB[1，1]中，第2列選擇器35內(nèi)的晶體管QN40及晶體管QP41導通。結果，結點N40與主位線MBL1連接，結點N41與主位線MBL2連接。
此時，由于信號RE及EV是H電平，信號PV是L電平，因而電位控制電路36內(nèi)的邏輯門L3輸出的信號E2變成H電平。結果，開關電路SW3導通，主位線MBL2(對應于信號B2)維持讀出電位(約2V)。另一方面，主位線MBL1與接地電位結點41連接，主位線MBL1(對應于信號B1)的電位維持接地電位。
其他存儲塊MB[1，8J+1]也同樣，主位線MBL(4×(8J+1)-2)(對應于信號B2)維持讀出電位(約2V)，主位線MBL1(4×(8J+1)-3)(對應于信號B1)維持接地電位。
根據(jù)以上的結果，各存儲塊MB[1，8J+1]內(nèi)的位線BL1維持讀出電位，位線BL2維持接地電位。
接著，在時刻t22，字線WL0被激活成H電平(讀出動作時約3V)，各存儲塊MB[1，8J+1]內(nèi)的存儲單元MC1的存儲區(qū)域9R的讀出動作開始。
結果，讀出放大器電路22讀出各存儲塊MB[1，8J+1]內(nèi)的存儲單元MC1的存儲區(qū)域9R的數(shù)據(jù)，其結果作為信號OUT2通過第1多路復用器23向比較器25輸出。
在時刻t23，比較器25比較信號OUT2的結果和作為第2多路復用器26輸出的存儲信息的信號IN。
比較的結果，當信號OUT2和信號IN不一致時，即，各存儲塊MB[1，8J+1]內(nèi)的存儲單元MC1的存儲區(qū)域9R的數(shù)據(jù)中只要有一個電荷的積蓄不足時，比較器25輸出L電平的信號VERIFY。另一方面，信號OUT2和信號IN一致時，比較器25輸出H電平的信號VERIFY。
在時刻t24信號PV若變成H電平，則磁芯電路內(nèi)的電位控制電路36停止向主位線MBL供給讀出電位。另外，字線WL0變成L電平。因而，校驗動作結束。
校驗動作結束后的時刻t25，信號S1～S4全變成L電平，信號CS0～CS7也全變成L電平。另外，信號BS0～BS15全變成H電平。
校驗動作的結果，信號VERIFY為L電平時，在時刻t25以后再次進行寫入動作，此時的動作是時刻t11～時刻t14中所述動作的重復。另外，寫入動作結束后再次進行校驗動作，反復進行寫入動作直到信號VERIFY變成H電平。
校驗動作的結果，信號VERIFY為H電平時，半導體存儲裝置結束寫入動作。
通過以上的動作，對于半導體存儲裝置100中的存儲塊MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]，向圖2中的存儲單元MC1的存儲區(qū)域9R寫入了「01110111」的數(shù)據(jù)。
接著，說明擦除動作。
圖18是表示擦除動作時的半導體存儲裝置的各電路動作的時序圖。
圖18中，對于圖1所示半導體存儲裝置100中的存儲塊MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]，說明全部擦除圖2中的存儲單元MC1的存儲區(qū)域9R的數(shù)據(jù)的情況。具體地說，上述的存儲塊MB的存儲單元MC1中分別存儲數(shù)據(jù)「1」。另外，這里「0」表示閾值高的狀態(tài)，「1」表示閾值低的狀態(tài)。
參照圖18，在時刻t31外圍電路281輸出的信號ER被激活成L電平。
此時，輸入位線控制電路21內(nèi)的磁芯電路211～218的信號CS0～CS7中，信號CS0及CS1變成H電平。其他信號CS2～CS7維持L電平。
另外，輸入磁芯電路211～218的信號BS0～BS15中，信號BS0及BS1變成L電平，其他信號BS2～BS15維持H電平。
結果，各磁芯電路211～218中的第1列選擇器31～34的晶體管QN30及QN31導通。另外，第2列選擇器35中的晶體管QP40和晶體管QN41導通。結果，存儲塊MB[1，1]中，第2列選擇器35內(nèi)的結點N40與主位線MBL2連接，結點N41與主位線MBL1連接。同樣，各存儲塊[1，8J+1](J是0～7的整數(shù))中，各磁芯電路內(nèi)的第2列選擇器35內(nèi)的結點N40與主位線MBL(4×(8J+1)-2)連接，結點N41與主位線MBL(4×(8J+1)-3)連接。
這里，注意磁芯電路211內(nèi)的電位控制電路36。在時刻t31，由于信號ER變成L電平，開關電路SW1導通。結果，主位線MBL1的電位變成電位SHV。另一方面，主位線MBL2與接地電位結點41連接。
同樣，各存儲塊[1，8J+1](J是0～7的整數(shù))中，主位線MBL(4×(8J+1)-2)與接地電位結點41連接，主位線MBL(4×(8J+1)-3)的電位維持電位SHV。
接著，在時刻t32，存儲塊MB內(nèi)的信號線S1～S4中，只有信號線S2變成H電平。因而，晶體管QN2導通。結果，在存儲塊MB[1，1]中，主位線MBL1與位線BL2連接。另一方面，其他主位線MBL2～4未連接到任何位線BL。
根據(jù)以上的結果，與位線BL2連接的所有存儲單元在其漏極施加電位SHV，源極成為浮置電位。因而，與位線BL2連接的所有存儲單元中，開始擦除動作。例如，各存儲塊MB中每列的存儲單元數(shù)為32時，存儲塊MB[1，1]中，位線BL2和位線BL1之間連接的32個存儲單元的存儲區(qū)域9R以及位線BL2和位線BL3之間連接的32個存儲單元的存儲區(qū)域9L中，一次進行64位的擦除動作。同樣，各存儲塊[1，8J+1](J是0～7的整數(shù))中，也進行64位的擦除動作。結果，整個半導體存儲裝置中，在時刻t32后進行512位的擦除動作。
另外，在時刻t33信號ER變成H電平。此時，停止向主位線MBL(4×(8J+1)-3)供給電位SHV，擦除動作結束后，變成L電平。結果，位線BL2也變成L電平。主位線MBL(4×(8J+1)-3)變成L電平后，信號BS0及BS1變成H電平。
接著，在時刻t41，信號EV變成L電平。因而，半導體存儲裝置100進行校驗動作。
校驗動作時，磁芯電路內(nèi)的信號BS0及BS1維持H電平，信號BS2及BS3變成L電平。因而，存儲塊MB[1，1]中，第2列選擇器35內(nèi)的晶體管QN40及晶體管QP41導通。結果，結點N40與主位線MBL1連接，結點N41與主位線MBL2連接。
此時，由于信號RE及PV是H電平，信號EV是L電平，因而電位控制電路36內(nèi)的邏輯門L3輸出的信號E2變成H電平。結果，開關電路SW3導通，主位線MBL2(對應于信號B2)與讀出放大器電路22連接，通過讀出放大器電路22維持讀出電位(約2V)。另一方面，主位線MBL1與接地電位結點41連接，主位線MBL1(對應于信號B1)的電位維持接地電位。
其他存儲塊MB[1，8J+1]也同樣，主位線MBL(4×(8J+1)-2)(對應于信號B2)維持讀出電位(約2V)，主位線MBL(4×(8J+1)-3)(對應于信號B1)維持接地電位。
根據(jù)以上的結果，各存儲塊MB[1，8J+1]內(nèi)的位線BL1維持讀出電位，位線BL2維持接地電位。
接著，若在時刻t42字線WL0被激活成H電平(讀出動作時約3V)，則各存儲塊MB[1，8J+1]內(nèi)的存儲單元MC1的存儲區(qū)域9R的讀出動作開始。
結果，讀出放大器電路22讀出各存儲塊MB[1，8J+1]內(nèi)的存儲單元MC1的存儲區(qū)域9R的數(shù)據(jù)，其結果作為信號OUT2通過第1多路復用器23向比較器25輸出。
在時刻t43，比較器25比較信號OUT2的結果和第2多路復用器26輸出的信號HIN。
根據(jù)比較的結果，信號OUT2和信號HIN不一致時，即，各存儲塊MB[1，8J+1]內(nèi)的存儲單元MC1的存儲區(qū)域9R的數(shù)據(jù)中只要有一個電荷的積蓄不足時，比較器25輸出L電平的信號VERIFY。另一方面，信號OUT2和信號HIN一致時，比較器25輸出H電平的信號VERIFY。
在時刻t24，信號EV若變成H電平，則磁芯電路內(nèi)的電位控制電路36停止向主位線MBL供給讀出電位。另外，字線WL0變成L電平。
在校驗動作結束后的時刻t45，信號S1～S4全變成L電平，信號CSO～CS7也全變成L電平。另外，信號BS0～BS15全變成H電平。
根據(jù)校驗動作的結果，信號VERIFY是L電平時，在時刻t45以后再次進行擦除動作，此時的動作是時刻t31～時刻t33中所述動作的重復。另外，擦除動作結束后再次進行校驗動作，反復進行擦除動作直到信號VERIFY變成H電平。
根據(jù)校驗動作的結果，信號VERIFY為H電平時，半導體存儲裝置結束擦除動作。
另外，每個存儲塊MB中的一個存儲單元可同時進行校驗，即，在整個存儲單元陣列中為8位。因而，半導體存儲裝置變更被激活的字線和被激活的位線BL，進行64個周期的同樣的校驗動作。
在對所有的存儲單元進行校驗動作后，結束校驗動作。
通過以上的動作，實施例1的半導體存儲裝置100在寫入動作時反復進行寫入電壓的施加和校驗動作。結果，可防止向存儲單元過多地注入電荷。
實施例1中，寫入動作時向存儲單元施加的電壓是一定的。但是，每次重復寫入動作時，也可以改變向存儲單元施加的電壓。
圖19是表示本發(fā)明實施例2的半導體存儲裝置的寫入動作的流程圖。
這里，與圖15同樣，說明在半導體存儲裝置100的存儲單元陣列20內(nèi)的任意存儲單元中，向圖30的存儲區(qū)域9R寫入數(shù)據(jù)的情況。
參照圖19，首先，存儲控制電路28內(nèi)的計數(shù)電路282通過外圍電路281輸出的復位信號RESET，使計數(shù)值復位(步驟S1)。因而，此時計數(shù)電路282輸出的計數(shù)信號CNT0～CNT3全成為L電平。另外，此時外圍電路281輸出的信號PG、PV、ER、EV全是H電平。
接著，存儲控制電路28為了向存儲單元施加寫入電壓，將外圍電路281輸出的信號PG激活成L電平。此時，外圍電路281輸出的其他信號PV、ER、EV維持H電平。此時，HV檢測電路287、HV振蕩器291、HV充電泵295動作。結果，HV充電泵295輸出施加于存儲單元的漏極電壓HV。
同樣，由于信號PG的激活，SHGV檢測電路285、SHGV振蕩器289、SHGV充電泵293動作。結果，SHGV充電泵293輸出施加于存儲單元的柵極電壓SHGV(步驟S2)。
接著，施加寫入電壓并經(jīng)過規(guī)定的時間后，半導體存儲裝置100進行校驗動作(步驟S3)。
進行校驗動作時，外圍電路281輸出的信號PG變成H電平，信號PV被激活成L電平。結果，向存儲單元的柵極及源極施加規(guī)定的電壓，寫入存儲單元的數(shù)據(jù)通過讀出放大器電路22讀出。讀出的數(shù)據(jù)作為信號OUT2，通過第1多路復用器23輸入比較器25。另一方面，比較器25從第2多路復用器26接受向該存儲單元寫入數(shù)據(jù)時的數(shù)據(jù)信息即信號IN。
比較器25比較信號OUT2和信號IN，當信號OUT2的8位的數(shù)字信息和信號IN的8位的數(shù)字信息一致時(步驟S4)，應寫入存儲單元的數(shù)據(jù)被正常寫入，即，判斷存儲單元內(nèi)的存儲區(qū)域9R積蓄的電荷足夠，結束寫入動作。
另一方面，信號OUT2和信號IN不一致時(步驟S4)，判斷存儲單元內(nèi)的存儲區(qū)域9R積蓄的電荷不足。此時，計數(shù)電路282對寫入電壓施加次數(shù)進行計數(shù)(步驟S5)。計數(shù)后再回到步驟S2，進行寫入動作。
通過以上的動作，半導體存儲裝置100進行寫入電壓的施加，直到存儲單元內(nèi)的存儲區(qū)域9R積蓄了規(guī)定量的電荷。
另外，擦除動作也與寫入動作同樣進行，因而不重復其說明。
圖20是表示本發(fā)明的實施例2的半導體存儲裝置的寫入動作時的時序圖。
另外，設定圖20的半導體存儲裝置的寫入動作與圖19的寫入動作在同一條件下進行。這里，圖20中的Vth、B、D、G與圖16相同，因而不重復其說明。
參照圖20，半導體存儲裝置100在時刻t1進行第1次寫入電壓的施加。此時，外圍電路281輸出的其他信號PV、ER、EV維持H電平。此時，HV檢測電路287、HV振蕩器291、HV充電泵295動作。結果，HV充電泵295輸出施加于存儲單元的漏極電壓HV。
此時，計數(shù)電路282輸出的計數(shù)信號CNT0～CNT3全為L電平。因而，由于HV檢測電路287內(nèi)的傳輸門T1～T4全部截止，因而在HV檢測電路287內(nèi)的結點N80和結點N81之間，電阻元件R1～R5串聯(lián)。HV充電泵295輸出的信號HV的電位由電阻元件R1～R5及晶體管QN86分壓。分壓的電位從結點N80向運算放大器OP2輸出。此時，運算放大器OP2輸出H電平的信號φC2，直到結點N80輸出的信號的電壓等于參照電位Vref。結點N80的輸出信號的電壓比參照電位Vref大時，運算放大器OP2輸出L電平的信號φC2。由信號φC2對HV振蕩器291的動作進行控制，結果，HV充電泵295向存儲單元的漏極輸出信號HV。另外，此時信號HV維持一定的電壓VD1。
同樣，通過信號PG的激活，SHGV檢測電路285、SHGV振蕩器289、SHGV充電泵293動作。結果，SHGV充電泵293輸出施加于存儲單元的柵極電壓SHGV。此時，信號SHGV維持一定的電壓VG1。
進行規(guī)定期間寫入電壓的施加后的時刻t2，信號PG變成H電平，信號PV變成L電平。結果，半導體存儲裝置100開始校驗動作。這里，存儲單元的閾值電壓變成Vth1時，若令存儲單元內(nèi)的存儲區(qū)域9R積蓄足夠的電荷，則時刻t2的存儲單元的閾值電壓Vth比Vth1低。因而，比較器25判斷存儲區(qū)域9R積蓄的電荷不足。結果，在時刻t3信號PG變成L電平，再次進行寫入電壓的施加。
此時，在時刻t2到t3的校驗動作時，計數(shù)電路282將計數(shù)值設為「1」。因而，計數(shù)信號CNT0變成H電平。
結果，HV檢測電路287內(nèi)的傳輸門T4導通。因而，HV檢測電路287內(nèi)的結點N80輸出的電壓成為用電阻元件R1～R3、R5及晶體管QN86對信號HV的電位進行了分壓的電位。因而，HV檢測電路287即使在結點N80輸出的信號的電位比時刻t1時低的情況下也輸出L電平的信號φC3。
因而，在時刻t2，HV充電泵295輸出的信號HV的電壓VD2變成比時刻t1的信號HV的電壓VD1低。
另外，根據(jù)同一理由，HGV充電泵296輸出的信號HGV的電壓VG2也變成比時刻t1的信號HV的電壓VD1低。
接著，在時刻t4進行校驗動作，其動作方法與時刻t2的校驗動作相同，因而不重復其說明。
通過以上的動作，半導體存儲裝置100反復進行寫入電壓的施加和校驗動作，直到作為寫入動作對象的存儲單元的閾值Vth變成Vth1。此時，隨著寫入電壓的施加次數(shù)的增加，施加的電壓下降。根據(jù)時刻t5的校驗動作的結果，存儲單元的閾值Vth超過Vth1時，比較器25輸出H電平的脈沖信號VERIFY。存儲控制電路28接受H電平的信號VERIFY，在時刻t6結束寫入動作。
通過以上的動作，實施例1的半導體存儲裝置100在寫入動作時反復進行寫入電壓的施加和校驗動作。結果，可防止向存儲單元過多地施加電荷。而且，隨著寫入電壓的施加次數(shù)的增加，施加的寫入電壓下降，可防止向存儲單元進行過多的寫入動作。
另外，擦除動作也與寫入動作一樣，因而不重復其說明。但是，擦除動作時，漏極電壓變成SHV，柵極電壓變成0V。
圖21是表示寫入動作時的半導體存儲裝置的各電路動作的時序圖。
圖21中，與圖17相同，說明向半導體存儲裝置100中的存儲塊MB[1，1]、MB[1，9]、MB[1，17]、MB[1，25]、MB[1，33]、MB[1，41]、MB[1，49]、MB[1，57]的存儲單元MC1的存儲區(qū)域9R寫入「01110111」的數(shù)據(jù)的情況。
參照圖21，在時刻t11，信號PG被激活成L電平時，信號RESET也變成L電平。結果，計數(shù)電路282被復位。因而，計數(shù)電路282輸出的信號CNT0～CNT3全變成L電平。其后信號RESET在寫入動作中變成H電平，之后總是維持H電平。
結果，計數(shù)電路282在每次信號PG激活時計數(shù)。因而，每次重復寫入動作時計數(shù)電路282進行計數(shù)，使信號CNT0～CNT3的電位變化。
其他動作與圖17一樣，不重復其說明。
通過以上的動作，本發(fā)明實施例2的半導體存儲裝置，在每次重復寫入動作時，向存儲單元施加的寫入電壓下降。結果，可以向存儲單元進行正確的電荷積蓄。因而，可防止過多地進行寫入。另外，擦除動作的情況也有同樣的效果。
實施例2的半導體存儲裝置中，寫入動作時，在每次重復寫入動作時降低寫入電壓。但是，也可以在每次重復寫入動作時提高寫入電壓。
圖22是表示本發(fā)明實施例3的半導體存儲裝置的HV檢測電路287的構成的電路圖。
參照圖22，與圖14比較，HV檢測電路287包含新的傳輸門T5～T8，以取代傳輸門T1～T4。
傳輸門T5和電阻元件R1并聯(lián)。傳輸門T5內(nèi)的N溝道MOS晶體管的柵極輸入反相器IV10的輸出信號。反相器IV10及P溝道MOS晶體管的柵極輸入計數(shù)電路282輸出的計數(shù)信號CNT3。傳輸門T6和電阻元件R2并聯(lián)。傳輸門T6內(nèi)的N溝道MOS晶體管的柵極輸入反相器IV11的輸出信號。反相器IV11及P溝道MOS晶體管的柵極輸入計數(shù)電路282輸出的計數(shù)信號CNT2。傳輸門T7和電阻元件R3并聯(lián)。傳輸門T7內(nèi)的N溝道MOS晶體管的柵極輸入反相器IV12的輸出信號。反相器IV12及P溝道MOS晶體管的柵極輸入計數(shù)電路282輸出的計數(shù)信號CNT1。傳輸門T8和電阻元件R4并聯(lián)。傳輸門T8內(nèi)的N溝道MOS晶體管的柵極輸入反相器IV13的輸出信號。反相器IV13及P溝道MOS晶體管的柵極輸入計數(shù)電路282輸出的計數(shù)信號CNT0。
其他構成與圖14相同，不重復其說明。
圖23是表示本發(fā)明實施例3的半導體存儲裝置的寫入動作時的時序圖。
參照圖23，半導體存儲裝置100在時刻t1進行第1次寫入電壓的施加。此時，外圍電路281輸出的其他信號PV、ER、EV維持H電平。此時，HV檢測電路287、HV振蕩器291、HV充電泵295動作。結果，HV充電泵295輸出施加于存儲單元的漏極電壓HV。
此時，計數(shù)電路282輸出的計數(shù)信號CNT0～CNT3全為L電平。因而，由于HV檢測電路287內(nèi)的傳輸門T5～T8全導通，因而在HV檢測電路287內(nèi)的結點N80和結點N81之間只連接有電阻元件R5。HV充電泵295輸出的信號HV的電位由電阻元件R5及晶體管QN86分壓。分壓的電位從結點N80向運算放大器OP2輸出。此時，運算放大器OP2輸出H電平的信號φC2，直到結點N80輸出的信號的電壓等于參照電位Vref。結果，HV充電泵295向存儲單元的漏極輸出信號HV。另外，此時信號HV維持一定的電壓VD1。
同樣，通過信號PG的激活，SHGV檢測電路285、SHGV振蕩器289、SHGV充電泵293動作。結果，SHGV充電泵293輸出施加于存儲單元的柵極電壓SHGV。此時，信號SHGV維持一定的電壓VG1。
進行規(guī)定期間寫入電壓的施加后的時刻t2，信號PG變成H電平，信號PV變成L電平。結果，半導體存儲裝置100開始校驗動作。這里，存儲單元的閾值電壓變成Vth1時，若令存儲單元內(nèi)的存儲區(qū)域9R積蓄足夠的電荷，則時刻t2的存儲單元的閾值電壓Vth比Vth1低。因而，比較器25判斷存儲區(qū)域9R積蓄的電荷不足。結果，在時刻t3信號PG變成L電平，再次進行寫入電壓的施加。
此時，在時刻t2到t3的校驗動作時，計數(shù)電路282將計數(shù)值設為「1」。因而，計數(shù)信號CNT0變成H電平。
結果，HV檢測電路287內(nèi)的傳輸門T8截止。因而，HV檢測電路287內(nèi)的結點N80輸出的電壓變成由電阻元件R4、R5及晶體管QN86對信號HV的電位進行了分壓的電位。因而，HV檢測電路287從結點N80輸出的信號的電位變成比時刻t1時高時，才首次輸出L電平的信號φC2。
因而，在時刻t2，HV充電泵295輸出的信號HV的電壓VD2變成比時刻t1的信號HV的電壓VD1高。
另外，根據(jù)同一理由，SHGV充電泵293輸出的信號SHGV的電壓VG2變成比時刻t1的信號SHGV的電壓VG1高。
接著，在時刻t4進行校驗動作，其動作方法與時刻t2的校驗動作相同，因而不重復其說明。
通過以上的動作，半導體存儲裝置100反復進行寫入電壓的施加和校驗動作，直到作為寫入動作對象的存儲單元的閾值Vth變成Vth1。此時，隨著寫入電壓的施加次數(shù)的增加，施加的電壓上升。根據(jù)時刻t5的校驗動作的結果，存儲單元的閾值Vth超過Vth1時，比較器25輸出H電平的脈沖信號VERIFY。存儲控制電路28接受H電平的信號VERIFY，在時刻t6結束寫入動作。
通過以上的動作，實施例3的半導體存儲裝置100在寫入動作時反復進行寫入電壓的施加和校驗動作。結果，防止了向存儲單元過多地施加電荷。而且，隨著實施例3中寫入電壓的反復施加，其施加電壓增加。結果，可進行更高速的寫入。
圖24是表示本發(fā)明實施例4的半導體存儲裝置的存儲控制電路的方框圖。
參照圖24，與圖13比較，存儲控制電路28包含新的比較器283及存儲電路284。
存儲電路284預先存儲外圍電路281輸出的信號PG的最大輸出次數(shù)。
比較器283比較計數(shù)電路282輸出的計數(shù)信號CNT0～CNT3和存儲電路284存儲的信號PG的最大輸出次數(shù)。計數(shù)電路282的計數(shù)值達到存儲電路284存儲的信號PG的最大輸出次數(shù)時，比較器283向外圍電路281輸出信號FIN。外圍電路281接受信號FIN時，停止信號PG、PV或信號ER、EV的輸出。
其他構成與圖13相同，因而不重復其說明。
對包含具有以上的電路構成的存儲控制電路28的半導體存儲裝置100的寫入動作進行說明。
圖25是表示實施例4的半導體存儲裝置的寫入動作的流程圖。
參照圖25，由于到步驟S5為止的動作與圖19相同，因而不重復其說明。在步驟S5進行計數(shù)后，比較器283判斷計數(shù)電路282的計數(shù)值是否超過存儲電路284存儲的最大計數(shù)值(步驟S6)。當比較器283判斷計數(shù)電路282的計數(shù)值未超過存儲電路284存儲的最大計數(shù)值時，再次回到步驟S2，進行寫入電壓的施加。另一方面，比較器283判斷計數(shù)電路282的計數(shù)值超過存儲電路284存儲的最大計數(shù)值時，存儲控制電路28認為發(fā)生了錯誤位，結束寫入動作(步驟S7)。此時，存儲控制電路28向半導體存儲裝置外部輸出錯誤代碼。
通過以上的動作，實施例4的半導體存儲裝置可以限制寫入動作的次數(shù)。另外，擦除動作也相同。
另外，實施例1～4中，作為寫入動作的例子，說明了向存儲區(qū)域9R及9L中未積蓄數(shù)據(jù)時的存儲單元的存儲區(qū)域9R進行寫入動作的示例。但是，假定存儲區(qū)域9L中預先積蓄了數(shù)據(jù)時，與存儲區(qū)域9L中未積蓄數(shù)據(jù)時一樣，可以對存儲區(qū)域9R進行寫入動作。另外，實施例1～4中，說明了對可存儲2位的存儲單元進行寫入動作的情況，但是，對可存儲1位的存儲單元也可以用同樣的動作進行寫入或擦除。
具有浮置柵極的快擦寫EEPROM和NROM中，對寫入動作總數(shù)或擦除動作總數(shù)的耐受性不同。
圖26A及26B表示具有浮置柵極的存儲單元和MONOS型存儲單元中對寫入動作總次數(shù)的耐受性。這里，圖26A是表示具有浮置柵極的存儲單元的圖，圖26B是表示MONOS型存儲單元的圖。
如圖26A所示，隨著具有浮置柵極的存儲單元的寫入動作的總數(shù)的增加，其閾值降低。但是，如圖26B所示，隨著MONOS型存儲單元中寫入動作的總數(shù)的增加，其閾值上升。
閾值的上升導致擦除動作時的擦除不足，可能破壞數(shù)據(jù)。因而，MONOS型存儲單元中，必須抑制閾值的上升。在MONOS型存儲單元的情況下，為了抑制閾值的上升，可以隨著寫入動作總數(shù)的增加而降低寫入電壓。
圖27是表示本發(fā)明實施例5的半導體存儲裝置的存儲控制電路的構成的方框圖。
參照圖27，與圖13比較，設置新的計數(shù)電路300以取代計數(shù)電路282，且追加了比較器301、總計數(shù)電路302以及脈沖發(fā)生電路303。
計數(shù)電路300是與計數(shù)電路282相同的4位計數(shù)器，輸出計數(shù)信號CNT0～CNT3，但是，計數(shù)電路300不能由外圍電路281復位。
在該半導體存儲裝置為寫入動作狀態(tài)時，脈沖發(fā)生電路303響應總是激活狀態(tài)的內(nèi)部信號PROGRAM，輸出單脈沖信號。
總計數(shù)電路302是20位計數(shù)器，在每次從脈沖發(fā)生電路303輸出單脈沖信號時進行遞增計數(shù)。因而，總計數(shù)電路302對半導體存儲裝置100出廠后輸入的寫入動作指令的總計數(shù)值進行計數(shù)。另外，總計數(shù)電路302包含非易失性存儲晶體管。非易失性存儲晶體管存儲總計數(shù)值。
比較器301在總計數(shù)電路302的計數(shù)值達到規(guī)定值時輸出單脈沖信號OSP。例如，比較器301在總計數(shù)電路302的總計數(shù)值每達到100次、1000次、10000次、100000次時輸出單脈沖信號OSP。
計數(shù)電路300在每次接受單脈沖信號OSP時遞增計數(shù)。這里，SHGV檢測電路285、SHV檢測電路286、HV檢測電路287、HGV檢測電路288的電路結構采用圖14所示的電路結構。
結果，隨著計數(shù)電路300遞增計數(shù)，各檢測電路的檢測電壓下降。結果，可以隨著寫入動作總數(shù)的增加降低寫入電壓。
如上所述實施例1～5中，說明了采用圖30所示MONOS型存儲單元時的寫入動作、擦除動作方法。
但是，如圖28所示，也可以采用以埋入粒狀硅的氧化膜90作為電荷積蓄層的柵極絕緣膜，以取代圖30的MONOS型存儲單元中起電荷積蓄層作用的氮化膜9，將其用于存儲單元。埋入粒狀硅的氧化膜90包含多個粒狀多晶硅91。圖28所示MONOS型存儲單元與圖30的情況比較，可以提高數(shù)據(jù)保持特性和降低寫入動作時的閾值的偏差。
權利要求
1.一種非易失性半導體存儲裝置，包括半導體基片，包含行列狀配置的非易失性的多個存儲單元的多個存儲塊，與上述多個存儲單元的行方向對應地排列的多根字線，與上述多個存儲單元的列方向對應地排列的多根位線，在寫入動作時對上述多個存儲單元進行寫入動作的控制電路；上述多個存儲單元各自包括在上述半導體基片的主表面形成，與上述多根位線中對應的位線連接的第1及第2導電區(qū)域，絕緣膜，其處于上述半導體基片上，且在上述第1導電區(qū)域和上述第2導電區(qū)域之間形成，在上述第1導電區(qū)域附近具有第1存儲區(qū)域，上述第2導電區(qū)域附近具有第2存儲區(qū)域；上述控制電路向從上述多個存儲單元中選擇的存儲單元施加1個以上的脈沖電壓。
2.如權利要求1所述的非易失性半導體存儲裝置，其特征在于還包括校驗電路，在上述控制電路每次施加脈沖電壓時，對上述選擇的存儲單元進行校驗動作。
3.如權利要求2所述的非易失性半導體存儲裝置，其特征在于，在寫入動作時，向上述第1導電區(qū)域施加的電壓比上述第2導電區(qū)域施加的電壓高，在讀出動作時，向上述第1導電區(qū)域施加的電壓比上述第2導電區(qū)域施加的電壓低。
4.如權利要求3所述的非易失性半導體存儲裝置，其特征在于還包括計數(shù)電路，對上述選擇的存儲單元，計算上述控制電路施加的上述脈沖電壓的次數(shù)，在各個寫入動作時，施加于上述選擇的存儲單元的脈沖電壓的次數(shù)超過規(guī)定次數(shù)時，上述計數(shù)電路停止上述控制電路的動作。
5.如權利要求1所述的非易失性半導體存儲裝置，其特征在于還包括讀出放大器電路，其讀出多個存儲單元各自存儲的數(shù)據(jù)。
6.如權利要求5所述的非易失性半導體存儲裝置，其特征在于上述讀出放大器電路是單端型讀出放大器電路。
7.如權利要求5所述的非易失性半導體存儲裝置，其特征在于上述讀出放大器電路包括接受上述多個存儲單元的各個數(shù)據(jù)和參照電位的差動放大電路。
8.如權利要求7所述的非易失性半導體存儲裝置，其特征在于上述讀出放大器電路還包括發(fā)生上述參照電位的參照電位發(fā)生電路，上述參照電位發(fā)生電路包含讀出或寫入動作時動作的多個參考單元。
9.一種非易失性半導體存儲裝置，包括半導體基片，包含行列狀配置的非易失性的多個存儲單元的多個存儲塊，與上述多個存儲單元的行方向對應地排列的多根字線，與上述多個存儲單元的列方向對應地排列的多根位線，在擦除動作時對上述多個存儲單元進行擦除動作的控制電路；上述多個存儲單元各自包含在上述半導體基片的主表面形成，與上述多根位線中對應的位線連接的第1及第2導電區(qū)域，絕緣膜，其處于上述半導體基片上，且在上述第1導電區(qū)域和上述第2導電區(qū)域之間形成，在上述第1導電區(qū)域附近具有第1存儲區(qū)域，上述第2導電區(qū)域附近具有第2存儲區(qū)域；上述控制電路向從上述多個存儲單元中選擇的存儲單元施加一個以上的脈沖電壓。
10.如權利要求9所述的非易失性半導體存儲裝置，其特征在于還包括校驗電路，在上述控制電路每次施加脈沖電壓時，對上述選擇的存儲單元進行校驗動作。
11.如權利要求10所述的非易失性半導體存儲裝置，其特征在于，在寫入動作時，向上述第1導電區(qū)域施加的電壓比上述第2導電區(qū)域施加的電壓高，在讀出動作時，向上述第1導電區(qū)域施加的電壓比上述第2導電區(qū)域施加的電壓低。
12.如權利要求9所述的非易失性半導體存儲裝置，其特征在于還包括讀出放大器電路，其讀出多個存儲單元各自存儲的數(shù)據(jù)。
13.如權利要求12所述的非易失性半導體存儲裝置，其特征在于上述讀出放大器電路是單端型讀出放大器電路。
14.如權利要求12所述的非易失性半導體存儲裝置，其特征在于上述讀出放大器電路包括接受上述多個存儲單元的各個數(shù)據(jù)和參照電位的差動放大電路。
15.如權利要求14所述的非易失性半導體存儲裝置，其特征在于上述讀出放大器電路還包括發(fā)生上述參照電位的參照電位發(fā)生電路，上述參照電位發(fā)生電路包含讀出或寫入動作時動作的多個參考單元。
全文摘要
半導體存儲裝置向存儲塊內(nèi)的特定的存儲單元進行寫入動作時，在施加規(guī)定期間寫入電壓后，采用讀出放大器電路及比較器進行校驗動作。根據(jù)校驗動作的結果，判斷向存儲單元的寫入不足時，根據(jù)存儲控制電路的指示再次進行寫入動作。此時，存儲控制電路調節(jié)寫入電壓。
文檔編號G11C16/34GK1459863SQ0310432
公開日2003年12月3日 申請日期2003年1月30日 優(yōu)先權日2002年5月23日
發(fā)明者加藤宏, 帶刀康彥, 大石司, 大谷順 申請人:三菱電機株式會社