專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置。
現(xiàn)有技術(shù)隨著IC的集成化及低電壓化的發(fā)展，在半導(dǎo)體存儲裝置的存儲時被保持的電荷量減小，與此相伴，存在一種在半導(dǎo)體存儲裝置中，容易發(fā)生在存儲時所保持的電荷的正負性受α線等放射線及漏電流的影響而發(fā)生變化的現(xiàn)象(所謂軟錯誤)的傾向。因此，近年來要求一種在實現(xiàn)集成化及低電壓化的同時具有優(yōu)異的耐軟錯誤性的半導(dǎo)體存儲裝置。
與此相關(guān)，在被寫入的數(shù)據(jù)在保持電源供應(yīng)的條件下被保存的靜態(tài)RAM(以下表示為SRAM)中，與具備了高電阻負荷型或TFT負荷型存儲單元的SRAM相比，一般H側(cè)的存儲節(jié)點在非常低的阻抗下與電源連接，因而已知具備了全CMOS型(大容量6晶體管型)的存儲單元的SRAM具有優(yōu)異的耐軟錯誤性。該SRAM的各存儲單元具有分別具備了2個n型大容量存取晶體管和n型大容量激勵晶體管及p型大容量負載晶體管的構(gòu)造。不過，在上述SRAM中，隨著近年來低電壓化及單元大小的細微化，由于存儲單元蓄存電荷(電壓×電容)趨小，因而軟錯誤也成為一個問題。
圖24的(a)～(d)是有關(guān)全CMOS型存儲單元中的軟錯誤的發(fā)生過程的說明圖。該存儲單元90一般具有6個晶體管單元構(gòu)造。圖24的(a)表示存儲單元90中一般的數(shù)據(jù)保持狀態(tài)，在該狀態(tài)下，通過由第1及第2負載晶體管93及95與第1及第2激勵晶體管94及96構(gòu)成的倒相器的鎖存動作，單元節(jié)點N1及N2分別被保持在H電平及L電平。此時具有H電平的單元節(jié)點N1通過處于通路狀態(tài)的第1負載晶體管93與被提供電源電壓(VDD)的輸入端子91連接，此外具有L電平的單元節(jié)點N2通過處于通路狀態(tài)的第2激勵晶體管96與接地端子92連接。
對具有上述數(shù)據(jù)保持狀態(tài)的存儲單元90，如圖24的(b)所示，在具有H電平的單元節(jié)點N1內(nèi)瞬間涌入大電荷。這樣，在單元節(jié)點N1中，不再追隨向從基于第1負載晶體管93的電源電壓(VDD)供給的電壓電平的驅(qū)動。其結(jié)果是，單元節(jié)點N1轉(zhuǎn)入L電平。
此外，如圖24(c)所示，伴隨著向單元節(jié)點N1的L電平的轉(zhuǎn)移，通過第2負載晶體管94，單元節(jié)點N2被驅(qū)動至從電源電壓(VDD)供給的電壓電平。其結(jié)果是，具有通路狀態(tài)的第2激勵晶體管96切換為斷路。
這樣，通過單元節(jié)點N2被驅(qū)動至從電源電壓(VDD)供給的電壓電平，如圖24(d)所示，為使單元節(jié)點N1被驅(qū)動至接地電平，具有斷路狀態(tài)的第1激勵晶體管95切換為通路，接地端子92與單元節(jié)點N1連接。這樣，存儲單元90將持續(xù)保持錯誤數(shù)據(jù)。
作為發(fā)生這種軟錯誤的對策，在具備了全CMOS型存儲單元的SRAM中，有必要尤其通過0.18μm規(guī)則以后的設(shè)計規(guī)則，實施可確保規(guī)定以上的軟錯誤耐性的對策。作為以往為確保軟錯誤耐性的在半導(dǎo)體存儲裝置中采用的對策之一，已知的有在單元節(jié)點中附加充電容量。
有關(guān)向單元節(jié)點附加充電容量，已知的技術(shù)有在具有多個存儲單元的半導(dǎo)體存儲裝置中，鄰接的存儲單元之間的電容器在互不相同的層內(nèi)被形成，鄰接的電容器的形成區(qū)域具有在平面上重疊的區(qū)域，由此較多地確保電容器電容(比如參照專利文獻1)。此外已知的技術(shù)還有在靜態(tài)型存儲單元中，與驅(qū)動用MOSFET的源極區(qū)連接的GND配線覆蓋信息轉(zhuǎn)送用MOSFET及驅(qū)動用MOSFET而配置，在GND配線的上層，通過絕緣膜設(shè)置負荷用薄膜晶體管的源極區(qū)、溝道區(qū)及漏極區(qū)，與負荷用薄膜晶體管的源極區(qū)連接的電源配線被與字線平行配置，負荷用薄膜晶體管的溝道方向與位線平行形成，負荷用薄膜晶體管的漏極區(qū)在字線方向及位線方向上曲折形成，設(shè)有把GND配線及曲折的漏極區(qū)作為對置電極的靜電電容部(比如專利文獻2)。
(專利文獻1)特開2001-77327號公報(第2-3頁，圖1)(專利文獻2)特開平8-236645號公報(第4頁，圖1)然而，在上述的現(xiàn)有技術(shù)中，存在隨著針對單元節(jié)點的充電容量的附加，單元面積增大的問題。尤其由于全CMOS型存儲單元是一種6個MOS晶體管在同一平面上被設(shè)置的構(gòu)造，因而其單元面積與具備了高電阻負荷型存儲單元的SRAM相比也較大，因而進一步要求抑制單元面積。
此外同時，還存在隨著針對單元節(jié)點的充電容量的附加，制造工序數(shù)增加，以及工序數(shù)的增加所帶來的合格率下降的問題。
發(fā)明內(nèi)容
本發(fā)明考慮到了上述技術(shù)課題，其目的是提供不增加單元面積及制造工序數(shù)，不發(fā)生隨工序數(shù)的增加而帶來的合格率下降，而在單元節(jié)點中附加充電容量，軟錯誤耐性優(yōu)異的半導(dǎo)體存儲裝置。
此外本發(fā)明的目的是提供針對單元節(jié)點的充電容量的附加所必需的制造工序數(shù)較少，可抑制隨充電容量的附加而帶來的合格率下降的半導(dǎo)體存儲裝置的制造方法。
本申請的權(quán)利要求1所涉及的發(fā)明的特征在于在具備了按陣列狀配置的多個全CMOS型存儲單元的半導(dǎo)體存儲裝置中，上述各存儲單元具有第1負載晶體管及第1激勵晶體管，其在被串聯(lián)連接在電源電壓線與接地電壓線之間的同時，其柵極對同一配線被共同連接；第2負載晶體管及第2激勵晶體管，其在與上述第1激勵晶體管同樣被串聯(lián)連接在上述電源電壓線與接地電壓線之間的同時，其柵極對同一配線被共同連接；第1單元節(jié)點，其使上述第1負載晶體管中的活性區(qū)域與上述第1激勵晶體管中的活性區(qū)域連接，而且連接于上述第2負載晶體管及第2激勵晶體管的柵極；第2單元節(jié)點，其使上述第2負載晶體管中的活性區(qū)域與上述第2激勵晶體管中的活性區(qū)域連接，而且連接于上述第1負載晶體管及第1激勵晶體管的柵極；第1存取晶體管，其被連接在上述第1單元節(jié)點與第1位線之間，其柵極被連接于字線；第2存取晶體管，其被連接在上述第2單元節(jié)點和與上述第1位線成對的第2位線之間，其柵極被連接于上述字線；絕緣膜及導(dǎo)電膜，其為與上述第1及第2單元節(jié)點一同構(gòu)成充電容量體，按照在該第1及第2單元節(jié)點的上側(cè)，共同覆蓋該單元節(jié)點雙方，在第1及第2單元節(jié)點與導(dǎo)電膜之間裹夾絕緣膜的原則形成。
此外，本申請的權(quán)利要求2涉及的發(fā)明的特征在于在權(quán)利要求1涉及的發(fā)明中，在上述各存儲單元中，上述第1及第2激勵晶體管分別在形成于半導(dǎo)體基片上的兩側(cè)的第1導(dǎo)電型阱區(qū)的任意一方上被構(gòu)成，同時上述第1及第2負載晶體管共同在形成于上述半導(dǎo)體基片上的中央的第2導(dǎo)電型阱區(qū)上被構(gòu)成，上述第1單元節(jié)點按照跨越上述第1激勵晶體管被構(gòu)成的第1導(dǎo)電型阱區(qū)和上述第1負載晶體管被構(gòu)成的第2導(dǎo)電型阱區(qū)的原則被配置，同時上述第2單元節(jié)點按照跨越上述第2激勵晶體管中活性區(qū)域被構(gòu)成的第1導(dǎo)電型阱區(qū)和第2負載晶體管被構(gòu)成的第2導(dǎo)電型阱區(qū)的原則被配置。
此外，本申請的權(quán)利要求3涉及的發(fā)明的特征在于在權(quán)利要求1或2涉及的發(fā)明中，上述第1及第2單元節(jié)點通過在堆積于上述各晶體管上的層間絕緣膜內(nèi)形成的溝槽中埋入導(dǎo)電材料而形成。
此外，本申請的權(quán)利要求4涉及的發(fā)明的特征在于在權(quán)利要求1～3涉及的發(fā)明的任意一項中，對構(gòu)成上述充電容量體的導(dǎo)電膜施加電源電壓，上述導(dǎo)電膜與同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線的間隔被設(shè)定成短于上述導(dǎo)電膜與同上述各位線連接的接觸配線及同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線的間隔。
此外，本申請的權(quán)利要求5涉及的發(fā)明的特征在于在權(quán)利要求1～3涉及的發(fā)明的任意一項中，對構(gòu)成上述充電容量體的導(dǎo)電膜施加電源電壓，上述導(dǎo)電膜按照與同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線連接的原則形成，作為上述電源電壓線起作用。
此外，本申請的權(quán)利要求6涉及的發(fā)明的特征在于在權(quán)利要求1～3涉及的發(fā)明的任意一項中，對構(gòu)成上述充電容量體的導(dǎo)電膜施加接地電壓，上述導(dǎo)電膜與同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線的間隔被設(shè)定成短于上述導(dǎo)電膜與同上述各位線連接的接觸配線及同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線的間隔。
此外，本申請的權(quán)利要求7涉及的發(fā)明的特征在于在權(quán)利要求1～3涉及的發(fā)明的任意一項中，對構(gòu)成上述充電容量體的導(dǎo)電膜施加接地電壓，上述導(dǎo)電膜按照與同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線連接的原則形成，作為上述接地電壓線起作用。
此外，本申請的權(quán)利要求8涉及的特征在于在權(quán)利要求8涉及的發(fā)明中，上述導(dǎo)電膜及接地電壓供給用的接觸配線按照可與鄰接的存儲單元共享的原則形成。
此外，本申請的權(quán)利要求9涉及的發(fā)明的特征在于在權(quán)利要求1～8涉及的發(fā)明的任意一項中，上述第1及第2單元節(jié)點的表面按照從其外圍面至少部分突出的原則形成。
此外，本申請的權(quán)利要求10涉及的發(fā)明的特征在于在權(quán)利要求1～9涉及的發(fā)明的任意一項中，上述第1及第2單元節(jié)點的表面呈粗糙狀。
圖1是典型的充電容量附加類型的全CMOS型存儲單元的電路圖。
圖2(a)是表示本發(fā)明實施方式1涉及的存儲單元制造工序中的狀態(tài)的第1平面設(shè)計圖，(b)是表示上述實施方式1涉及的存儲單元制造工序中的狀態(tài)的第2平面設(shè)計圖，(c)是表示上述實施方式1涉及的存儲單元制造工序中的狀態(tài)的第3平面設(shè)計圖，(d)是表示上述實施方式1涉及的存儲單元制造工序中的狀態(tài)的第4平面設(shè)計圖，(e)是表示上述實施方式1涉及的存儲單元制造工序中的狀態(tài)的第5平面設(shè)計圖。
圖3是表示在沿圖2(e)中的I-I線的斷面中，上述存儲單元制造工序中的各狀態(tài)的附圖。
圖4是表示在沿圖2(e)中的II-II線的斷面中，上述存儲單元制造工序中的各狀態(tài)的附圖。
圖5是表示在沿圖2(e)中的III-III線的斷面中，上述存儲單元制造工序中的各狀態(tài)的附圖。
圖6是表示在沿圖2(e)中的IV-IV線的斷面中，上述存儲單元制造工序中的各狀態(tài)的附圖。
圖7是表示上述存儲單元中包含的充電容量體形成過程中的各狀態(tài)的縱向斷面說明圖。
圖8(a)是表示與本發(fā)明實施方式2涉及的全CMOS型存儲單元制造工序中圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖，(b)是表示與上述實施方式2涉及的全CMOS型存儲單元制造工序中圖2(e)對應(yīng)的狀態(tài)的平面設(shè)計圖。
圖9是沿圖8(b)中的V-V線的縱向斷面說明圖。
圖10是沿圖8(b)中的VI-VI線的縱向斷面說明圖。
圖11是沿圖8(b)中的VII-VII線的縱向斷面說明圖。
圖12是沿圖8(b)中的VIII-VIII線的縱向斷面說明圖。
圖13是表示本發(fā)明實施方式3涉及的存儲單元中包含的單元節(jié)點及充電容量體形成過程中的各狀態(tài)的附圖。
圖14是表示本發(fā)明實施方式4涉及的存儲單元中包含的單元節(jié)點及充電容量體形成過程中的各狀態(tài)的附圖。
圖15是表示本發(fā)明實施方式5涉及的單元節(jié)點及充電容量體的各種變形例的附圖。
圖16是表示與本發(fā)明實施方式6涉及的全CMOS型存儲單元制造工序中圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖。
圖17是表示與上述實施方式6涉及的全CMOS型存儲單元制造工序中的圖6(g)對應(yīng)的狀態(tài)的縱向斷面說明圖。
圖18是上述實施方式6涉及的CMOS型存儲單元的電路圖。
圖19是表示與本發(fā)明實施方式7涉及的全CMOS型存儲單元制造工序中的圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖。
圖20是表示與上述實施方式7涉及的全CMOS型存儲單元制造工序中的圖6(g)對應(yīng)的狀態(tài)的縱向斷面說明圖。
圖21是上述實施方式7涉及的CMOS型存儲單元的電路圖。
圖22是表示與本發(fā)明實施方式8涉及的全CMOS型存儲單元制造工序中的圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖。
圖23是表示在鄰接的4個上述實施方式8涉及的全CMOS型存儲單元中絕緣膜及導(dǎo)電膜被共享的形態(tài)的平面設(shè)計圖。
圖24表示現(xiàn)有的全CMOS型存儲單元中的軟錯誤的發(fā)生過程。
符號說明1 輸入端子；2 接地端子；3 第1負載晶體管；4 第2負載晶體管；5 第1激勵晶體管；6 第2激勵晶體管；7 第1存取晶體管；8 第2存取晶體管；9 充電容量體；10 存儲單元；11A，11B，11C，11D活性層；12A，12B，12C，12D 柵極配線；13A，13B，13C，13D，13E，13F，13G，13H，13I，13J 鑲嵌配線；14 絕緣膜；15 導(dǎo)電膜；16A，16B，16C，16D，16E，16F，16G，16H 層疊通路接點；17A，17B，17C，17D，17E，17F，17G 1 層金屬配線；18A，18B，18C，18D，18E，18F層疊通路接點；19A，19B，19C，19D，19E 2層金屬配線；N1 第1單元節(jié)點；N2 第2單元節(jié)點。
實施方式以下參照附圖對本發(fā)明的實施方式作以說明。此外在下文中，作為存儲單元，以作為對稱性高的單元被知曉的橫長型存儲單元為例作以說明。
實施方式1圖1的(a)及(b)是軟錯誤對策用的在單元節(jié)點中附加充電容量型的典型全CMOS型存儲單元的電路圖。圖1的(a)及(b)所示的兩個電路是等效電路，在圖1的(a)中，各構(gòu)成部件與橫長型的存儲單元的實際構(gòu)造對應(yīng)配置，此外另一方面，在圖1的(b)中，各構(gòu)成部件被按電路圖簡略化明了化的原則配置。
該存儲單元10具有一般的6個晶體管單元構(gòu)造，作為晶體管，具有第1p型大容量負載晶體管(以下稱第1負載晶體管)3、第2p型大容量負載晶體管(以下稱第2負載晶體管)4、第1n型大容量激勵晶體管(以下稱第1激勵晶體管)5、第2n型大容量激勵晶體管(以下稱第2激勵晶體管)6、第1n型大容量存取晶體管(以下稱第1存取晶體管)7、第2n型大容量存取晶體管(以下稱第2存取晶體管)8。
第1負載晶體管3及第1激勵晶體管5在被提供電源電壓VDD的電壓輸入端子1與接地端子2之間被串聯(lián)連接，第1負載晶體管3的漏極與第1激勵晶體管5的源極連接，此外第1負載晶體管3的源極與電壓輸入端子1連接，第1激勵晶體管5的漏極與接地端子2連接，此外兩個晶體管3、5的柵極對同一的配線被共同連接。
同樣，第2負載晶體管4及第2激勵晶體管6在被提供電源電壓VDD的電壓輸入端子1與接地端子2之間被串聯(lián)連接，第2負載晶體管4的漏極與第2激勵晶體管6的源極連接，此外第2負載晶體管4的源極與電壓輸入端子1連接，第2激勵晶體管6的漏極與接地端子2連接，此外兩個晶體管4、6的柵極對同一的配線被共同連接。
此外第1存取晶體管7的漏極與第1負載晶體管3的漏極及第1激勵晶體管5的源極所連接的配線連接，此外該源極與第1位線(BitL)連接，其柵極與字線(WL)連接。另一方面，第2存取晶體管8的漏極與第2負載晶體管4的漏極及第2激勵晶體管6的源極所連接的配線連接，此外該源極與第2位線(Bit#L)連接，其柵極與字線(WL)連接。
此外存儲單元10具有單元節(jié)點N1，其與第1負載晶體管3的漏極及第1激勵晶體管5的源極連接，此外與第1存取晶體管7的漏極連接，還與第2負載晶體管4及第2激勵晶體管6的柵極連接；單元節(jié)點N2，其與第2負載晶體管4的漏極及第2激勵晶體管6的源極連接，此外與第2存取晶體管8的漏極連接，還與第1負載晶體管3及第1激勵晶體管5的柵極連接。
此外該存儲單元10具有充電容量電容器9，其為確保規(guī)定以上的軟錯誤耐性，分別與單元節(jié)點N1及N2連接。詳情后述，充電容量電容器9由單元節(jié)點N1及N2與相對這些單元節(jié)點形成的絕緣膜及導(dǎo)電膜構(gòu)成，因而以下稱為「充電容量體」。
圖2的(a)～(e)分別是表示本發(fā)明實施方式1涉及的全CMOS型存儲單元制造工序中各種狀態(tài)的平面設(shè)計圖。首先，圖2(a)表示存儲單元制造工序中的第1狀態(tài)，這里，通過相對半導(dǎo)體基片實施阱形成、場形成、柵極形成等，構(gòu)成圖1所示的6個晶體管。更具體地說，第1、第2、第3及第4活性層11A、11B、11C、11D沿列方向(圖中的上下方向)并聯(lián)配置，第1活性層11A處于在半導(dǎo)體基片平面上的兩側(cè)形成的P阱區(qū)(第1導(dǎo)電型阱區(qū))的一方(圖中的左側(cè))，第2及第3活性層11B及11C處于在半導(dǎo)體基片平面上的中央形成的N阱區(qū)(第2導(dǎo)電型阱區(qū))，此外第4活性層11D被配置在形成于半導(dǎo)體基片平面上的兩側(cè)的P阱區(qū)的另一方(圖中右側(cè))。
此外如圖2(a)所示，在這些活性層11A、11B、11C、11D的上側(cè)，第1、第2、第3、第4柵極配線12A、12B、12C、12D沿行方向(圖中的左右方向)并聯(lián)形成。第1柵極配線1 2A按照橫穿第1、第2、第3活性層11A、11B、11C的原則配置，第2柵極配線12B按照橫穿第4活性層11D的原則配置，第3柵極配線12C按照橫穿第1活性層11A的原則配置，第4柵極配線12D按照橫穿第2、第3、第4活性層11B、11C、11D的原則配置。
如同參照各構(gòu)成部件的配置與實際構(gòu)造對應(yīng)的圖1(a)可看出的那樣，在活性層11A、11B、11C、11D中，分別構(gòu)成晶體管。即在第1活性層11A，構(gòu)成第1激勵晶體管5及第1存取晶體管7，在第2活性層11B，構(gòu)成第1負載晶體管3。此外在第3活性層11C，構(gòu)成第2負載晶體管4，在第4活性層11D，構(gòu)成第2激勵晶體管6及第2存取晶體管8。
根據(jù)這種構(gòu)成，通過第1柵極配線12A，分別在活性層11A及11B構(gòu)成的第1激勵晶體管5及第1負載晶體管3達到相同電位，通過第4柵極配線12D，分別在活性層11C及11D構(gòu)成的第2負載晶體管4及第2激勵晶體管6達到相同電位。此外第2及第3柵極配線12B及12C分別與第4及第1活性層11D及11A一同構(gòu)成第2及第1存取晶體管8及7。這些第2及第3柵極配線12B及12C與第2及第1存取晶體管8及7的柵極(未圖示)是共同的。
接下來，圖2(b)表示存儲單元制造工序中的第2狀態(tài)，在這里，由鎢鑲嵌配線(以下表示為W鑲嵌線)組成的節(jié)點配線以及用于與字線(WL)/第1位線(BitL)/第2位線(Bit#L)/電源電壓線(VddL)/接地電壓線(VssL)連接的鑲嵌配線被形成。
具體地說，成為把第1活性層11A的一端部(第1激勵晶體管5的源極)導(dǎo)向接地電壓線VssL的接地電壓供給用的接觸配線的鑲嵌配線13A、成為把第2活性層11B的一端部(第1負載晶體管3的源極)導(dǎo)向電源電壓線VddL的電源電壓供給用的接觸配線的鑲嵌配線13B、把第4活性層11D的一端部(第2存取晶體管8的源極)導(dǎo)向第2位線Bit#L的鑲嵌配線13C、把柵極配線12C的一端部(第1存取晶體管7的柵極)導(dǎo)向第1位線BitL的鑲嵌配線13D、連接第1活性層11A的中途部(第1存取晶體管7的漏極及第1激勵晶體管5的漏極)與第2活性層11B的一端部(第1負載晶體管3的漏極)與柵極配線12D(連接第2負載晶體管4及第2激勵晶體管6的柵極的柵極配線)的一端部的略呈L狀的鑲嵌配線13E、連接第4活性層11D的中途部(第2存取晶體管8的漏極及第2激勵晶體管6的漏極)與第3活性層11C的一端部(第2負載晶體管4的漏極)與柵極配線12A(連接第1負載晶體管3及第1激勵晶體管5的柵極的柵極配線)的一端部的略呈L狀的鑲嵌配線13F、把柵極配線12B的一端部(第2存取晶體管8的柵極)導(dǎo)向第2位線Bit#L的鑲嵌配線13G、把第1活性層11A的一端部(第1存取晶體管7的源極)導(dǎo)向第1位線BitL的鑲嵌配線13H、成為把第3活性層11C的一端部(第2負載晶體管4的源極)導(dǎo)向電源電壓線VddL的電源電壓供給用接觸配線的鑲嵌配線13I、成為把第4活性層11D的一端部(第2激勵晶體管6的源極)導(dǎo)向接地電壓線VssL的接地電壓供給用接觸配線的鑲嵌配線13J被形成。
略呈L狀的鑲嵌配線13E及13F分別與圖1所示的存儲單元10中的單元節(jié)點N1及N2對應(yīng)，如同從圖2(b)可看出的那樣，鑲嵌配線13E按照連接第1負載晶體管3中的活性區(qū)(即第2活性層11B)與第1激勵晶體管5中的活性區(qū)(即第1活性層11A)，跨越第1激勵晶體管5被構(gòu)成的P阱區(qū)與第1負載晶體管3被構(gòu)成的N阱區(qū)的原則被配置，另一方面，鑲嵌配線13F按照連接第2負載晶體管4中的活性區(qū)(即第3活性層11C)與第2激勵晶體管6中的活性區(qū)(即第4活性層11D)，跨越第2激勵晶體管6被構(gòu)成的P阱區(qū)與上述第2負載晶體管4被構(gòu)成的N阱區(qū)的原則被配置。
此外具備了本發(fā)明涉及的全CMOS型存儲單元的SRAM雖然配置多個具備了上述配線構(gòu)造的存儲單元而構(gòu)成，但除了鑲嵌配線13E及13F，其它鑲嵌配線13A、13B、13C、13D、13G、13H、13I、13J在鄰接的存儲單元之間被共享。
圖2c表示存儲單元制造工序中的第3狀態(tài)，在這里，為用作軟錯誤對策，充電容量被附加。具體地說，按照在圖2(b)所示的梯段中的存儲單元的上側(cè)，只與作為單元節(jié)點N1及N2的L狀鑲嵌配線13E及13F接觸的原則，設(shè)置形成了板狀的絕緣膜14，此外在該絕緣膜14的表面，具有與絕緣膜14幾乎相同形狀的導(dǎo)電膜15被重疊。在這里，按照導(dǎo)電膜15與鑲嵌配線13A、13C、13D、13G、13H、13J不接觸的原則，在兩者間分別保留足夠的余量。
這樣，在本實施方式1中，通過按照在單元節(jié)點N1及N2與導(dǎo)電膜15之間裹夾絕緣膜的原則在單元節(jié)點N1及N2上直接形成絕緣膜14及導(dǎo)電膜15，構(gòu)成充電容量體，從而附加軟錯誤對策用的充電容量。
圖2(d)表示存儲單元制造工序中的第4狀態(tài)，多個1層金屬配線被沿行方向設(shè)置。此外在該圖2(d)中，為避免圖面的復(fù)雜化，省略了活性層及柵極配線。具體地說，1層金屬配線17A、17B、17C、17E、17F、17G分別通過層疊通路接點(以下稱SV接點)16A、16B、16C、16F、16G、16H與鑲嵌配線13A、13B、13C、13H、13I、13J連接。此外組成字線WL的1層金屬配線17D在其兩端附近分別與其它的1層金屬配線同樣，通過SV接點16D及16E，與鑲嵌配線13D及13G連接。
1層金屬配線17A、17B、17C分別與接地電壓線VssL、電源電壓線VddL、第2位線Bit#L連接。此外組成字線WL的1層金屬配線17D在其兩端側(cè)，分別通過鑲嵌配線13D及13G與組成第1及第2存取晶體管7及8的柵極的柵極配線12C及12B連接。此外1層金屬配線17E、17F、17G分別與第1位線BitL、電源電壓線VddL、接地電壓線VssL連接。
此外具備了本發(fā)明涉及的全CMOS型存儲單元的SRAM雖然如上所述，配置多個具備了上述配線構(gòu)造的存儲單元而構(gòu)成，但所有的1層金屬配線17A、17B、17C、17D、17E、17F、17G在鄰接的存儲單元之間被共享。
圖2(e)表示存儲單元制造工序中的第5狀態(tài)，在這里，多個2層金屬配線被沿列方向設(shè)置。具體地說，組成接地電壓線VssL的2層金屬配線19A按照從1層金屬配線17A上通過的原則被定位，通過SV接點18A，與1層金屬配線17A連接。此外組成第1位線BitL的2層金屬配線19B按照從1層金屬配線17E上通過的原則被定位，通過SV接點18B，與1層金屬配線17E連接。此外組成電源電壓線VddL的2層金屬配線19C按照從1層金屬配線17B及17F上通過的原則被定位，分別通過SV接點18C及18D，與1層金屬配線17B及17G連接。另外組成第2位線Bit#L的2層金屬配線19D按照從第1層金屬配線17C上通過的原則被定位，通過SV接點18E，與1層金屬配線17C連接。此外組成接地電壓線VssL的2層金屬配線19E按照從1層金屬配線17G上通過的原則被定位，通過SV接點18F，與1層金屬配線17G連接。
此外具備了本發(fā)明涉及的全CMOS型存儲單元的SRAM雖然如上所述，配置多個具備了上述配線構(gòu)造的存儲單元而構(gòu)成，但所有的2層金屬配線19A～19E在SRAM內(nèi)的鄰接存儲單元之間被共享。
接下來，參照圖3～6的斷面圖，對具備了上述多層構(gòu)造的存儲單元的制造工序作詳述。圖3、4、5及6分別是表示沿著圖2(e)中的I-I線、II-II線、III-III線及IV-IV線的縱向斷面圖所示狀態(tài)之前的流程的附圖。此外這里，作為沿列方向的斷面圖的圖4及圖5跨越鄰接的多個存儲單元被圖示。在該流程中，首先在半導(dǎo)體基片上，按照生成活性層11A、11B、11C、11D的原則進行場的形成。此時在活性層11A、11B、11C、11D(圖3中活性層11B未示出)以外的部分，形成元件分離用氧化膜20。圖3～6的(a)表示至該工序的各斷面的狀態(tài)。
接下來，對雜質(zhì)進行離子注入，形成阱區(qū)。這樣，在柵極氧化膜堆積后，堆積多晶硅，形成柵極配線12A、12B、12C、12D。然后進行用于形成各晶體管的注入及圖案形成。圖3～5的(b)表示至該工序的各斷面的狀態(tài)。
此外在柵極配線12A、12B、12C、12D的側(cè)面?zhèn)?，形成?cè)壁21。在該側(cè)壁21中，在氧化膜蝕刻時采用成為阻擋劑的材料。然后通過離子注入注入雜質(zhì)，形成源極/漏極。此外堆積CoSi2膜22。這樣，把由SiN組成的蝕刻阻擋膜23堆積到CoSi2膜22上。圖3～5的(c)及圖6的(b)表示至該工序的各斷面的狀態(tài)。
接下來，堆積平坦化絕緣膜24，通過鎢鑲嵌配線用掩膜對平坦化絕緣膜24進行蝕刻，形成配線用溝槽24a。該蝕刻被蝕刻阻擋膜23制止。這樣，在平坦化絕緣膜24被蝕刻后，除去露出的蝕刻阻擋膜23。圖3～5的(d)及圖6的(c)表示至該工序的各斷面的狀態(tài)。
此后，把鎢埋入配線用溝槽24a，形成連接配線(鎢配線)。其次，使表面平坦化，只在配線用溝槽24a內(nèi)保留鎢。此外堆積絕緣膜14，在該絕緣膜14的表面堆積導(dǎo)電膜15。接下來，按照具有圖2(c)所示的充電容量體的平面形狀的原則，對絕緣膜14及導(dǎo)電膜15進行蝕刻。圖3～5的(e)及圖6的(d)表示至該工序的各斷面的狀態(tài)。
此外還堆積蝕刻阻擋層26及平坦化絕緣膜27。還開鑿層疊通路接點用的孔。該開孔被蝕刻阻擋膜24制止。在平坦化絕緣膜27被蝕刻后，除去露出的蝕刻阻擋膜26。圖3～5的(f)及圖6的(e)表示至該工序的各斷面的狀態(tài)。
接下來，作為層疊通路接點16A、16B、16C、16D、16E、16F、16G、16H，把鎢(W)埋入孔內(nèi)，除去其余的鎢。此外，全面堆積1層金屬配線用的金屬，通過1層金屬掩膜(未圖示)，對1層金屬配線以外的部分進行蝕刻。其后，堆積層間膜28。圖3～5的(g)及圖6的(f)表示至該工序的各斷面的狀態(tài)。此外在該實施方式1中，雖然采用鎢作為在配線用溝槽24a及層疊通路用孔內(nèi)埋入的金屬，但并不局限于此，比如也可利用銅等其它金屬。
其后，開鑿層疊通路接點用孔(未圖示)。把鎢埋入該孔，對其余的鎢進行蝕刻。然后，堆積2層金屬配線用金屬，并進行蝕刻。圖3的(h)及圖6的(g)表示至該工序的斷面的狀態(tài)。
雖然未特別圖示，在上述過程后，再堆積層間膜，開鑿層疊通路接點用孔。這樣，開鑿層疊通路接點用孔，進行針對該孔的鎢的埋入。最后，進行3層金屬配線用的金屬堆積及蝕刻。
參照圖7(a)～(f)，對由單元節(jié)點N1與N2及在這些單元節(jié)點上形成的絕緣膜14及導(dǎo)電膜15構(gòu)成的充電容量體的形成流程作詳細說明。此外圖7與圖6的斷面對應(yīng)，在這里表示處于平坦化絕緣膜24及鑲嵌配線13E、13F的上方的層面。如圖7(a)所示，在被設(shè)于平坦化絕緣膜24的鎢鑲嵌配線用溝槽24a中埋入鎢，形成鎢鑲嵌配線13E、13F。
在形成充電容量體時，首先如圖7(b)所示，在平坦化膜24及鑲嵌配線13E、13F表面形成絕緣膜14。接下來，如圖7(c)所示，在絕緣膜14的表面形成導(dǎo)電膜15。
接下來，如圖7(d)所示，在導(dǎo)電膜15表面，形成具有圖2(c)所示的充電容量體的平面形狀的抗蝕劑。如圖7(e)所示，進行絕緣膜14及導(dǎo)電膜15的蝕刻。然后如圖7(f)所示，通過除去抗蝕劑，可形成具有圖2(c)所示的充電容量體的平面形狀的絕緣膜14及導(dǎo)電膜15。
如上所述，在該實施方式1中，由單元節(jié)點N1與N2及在這些單元節(jié)點上形成的絕緣膜14及導(dǎo)電膜15構(gòu)成的充電容量體在作為圖1所示的單元節(jié)點N1及N2的鑲嵌配線13E及13F上被直接形成，被設(shè)置到存儲單元內(nèi)，由此可實現(xiàn)在不增大單元面積的情況下增加作為軟錯誤對策的充電容量，軟錯誤耐性高的存儲單元。在該場合下，可只用1個掩膜實施充電容量的附加，因而可抑制合格率的低下及制造成本的增大。
此外在該實施方式1中，單元節(jié)點N1按照跨越第1激勵晶體管5被構(gòu)成的P阱區(qū)與第1負載晶體管3被構(gòu)成的N阱區(qū)的原則被配置，另一方面，單元節(jié)點N2按照跨越第2激勵晶體管6被構(gòu)成的P阱區(qū)與第2負載晶體管4被構(gòu)成的N阱區(qū)的原則被配置，因而這些單元節(jié)點可較長地設(shè)定，可增大作為軟錯誤對策的充電容量。
此外在該實施方式1中，由于單元節(jié)點N1、N2在形成于在各晶體管上被堆積的層間絕緣膜24上的配線用溝槽24a中埋入導(dǎo)電材料而形成，因而可較厚地連續(xù)形成各單元節(jié)點，可使充電容量體的電荷供給穩(wěn)定化。
此外在動作時，在對導(dǎo)電膜15施加第1及第2負載晶體管3及4的源極側(cè)電源電壓Vdd的場合下，可消除導(dǎo)電膜15與同電源電壓線VddL連接的鑲嵌配線13B及13I的間隔，或短于導(dǎo)電膜15與同各接地電壓線或各位線連接的鑲嵌配線的間隔，這樣，可使導(dǎo)電膜15更大地形成，可附加更大的充電容量。
此外在該實施方式1中，由于采用作為對稱性高的單元的橫長型存儲單元，包括晶體管及充電容量體的各種構(gòu)成部件被對稱配置，因而可抑制伴隨轉(zhuǎn)印等方向性的作業(yè)所引起的合格率低下。
以下對本發(fā)明的其它實施方式作以說明。此外在下文中，對與上述實施方式1中的場合相同的內(nèi)容附加同一符號，省略詳細說明。
實施方式2圖8是本發(fā)明實施方式2涉及的全CMOS型存儲單元的制造工序的各階段的平面設(shè)計圖，圖8(a)及(b)分別與圖2(c)及(e)對應(yīng)。在上述實施方式1中，雖然所說明的是對構(gòu)成充電容量體的導(dǎo)電膜15施加電源電壓(Vdd)的場合，但并不局限于此，也可以對構(gòu)成充電容量體的導(dǎo)電膜施加接地電壓(Vss)，使導(dǎo)電膜的電位與第1及第2激勵晶體管5及6的源極同電位。在該場合下，如圖8(a)所示，可按照導(dǎo)電膜35與同各電源電壓線或各位線連接的鑲嵌配線13B、13C、13D、13G、13H、13I不接觸的原則，在兩者之間保持足夠的余量，另一方面，也可消除導(dǎo)電膜35與同接地電壓線(VssL)連接的鑲嵌配線13A及13J的間隔，或者短于導(dǎo)電膜35與同各電源電壓線或各位線連接的鑲嵌配線的間隔，這樣，可更大地形成導(dǎo)電膜35。其結(jié)果是，可附加更大的充電容量。圖8(b)是全CMOS型存儲單元制造工序接近最終階段的平面設(shè)計圖。
圖9～12分別是沿著圖8(b)中的V-V線、VI-VI線、VII-VII線及VIII-VIII線的縱向斷面說明圖。此外這些圖9～12分別與實施方式1涉及的圖3的(h)、圖4的(g)、圖5的(g)、圖6的(g)對應(yīng)，圖11及圖12分別與圖5的(g)及圖6的(g)相同，因而省略詳細說明。
在該實施方式2中，為填埋與同接地電壓線(VssL)連接的鑲嵌配線13J之間的余量，構(gòu)成充電容量體的絕緣膜34及導(dǎo)電膜35與單元節(jié)點一同按照相對鑲嵌配線13J延長的原則被形成，該部分與圖9中的右側(cè)所示的絕緣膜34及導(dǎo)電膜35對應(yīng)。
此外在該實施方式2中，為填埋與同接地電壓線(VssL)連接的鑲嵌配線13A之間的余量，構(gòu)成充電容量體的絕緣膜34及導(dǎo)電膜35與單元節(jié)點一同按照相對鑲嵌配線13A延長的原則被形成，它被表示為圖9中的絕緣膜34及導(dǎo)電膜35幾乎處于中央偏左的狀態(tài)。
這樣，在導(dǎo)電膜35的電位被設(shè)定為與第1及第2激勵晶體管5及6的源極側(cè)的電位同電位的場合下，在導(dǎo)電膜35與同接地電壓線(VssL)連接的鑲嵌配線13A及13J之間不必存在余量，因此，可更大地形成導(dǎo)電膜35，可附加更大的充電容量。
此外根據(jù)SRAM內(nèi)的全CMOS型存儲單元的配置，存儲單元內(nèi)的充電容量體或?qū)щ娔ぴ谛蟹较虮贿B接，另一方面，有時有必要在列方向被分離，但如果使充電容量體或?qū)щ娔ぬ幱趫D8(a)所示的形狀，把導(dǎo)電膜的電位設(shè)定到接地電壓，則在列方向相鄰的存儲單元中，充電容量體或?qū)щ娔⑼ㄟ^鑲嵌配線13A、13J在列方向上被連接。因此，在上述場合下，除了在充電容量體或?qū)щ娔ぁ偳杜渚€13B、13I之間，在充電容量體或?qū)щ娔ぁ偳杜渚€13A、13J之間也有必要保留足夠的余量。
實施方式3圖13(a)～(f)是表示本發(fā)明實施方式3涉及的存儲單元中包含的單元節(jié)點及充電容量體形成過程中的各狀態(tài)的附圖。在該實施方式3中，與上述的實施方式1的場合的不同點在于，所采用的是在形成配線用溝槽及與該配線用溝槽連通的凹部后，將它們同時填埋，形成單元節(jié)點及充電容量體的技術(shù)(所謂雙鑲嵌處理)。在圖13(a)所示的狀態(tài)中，與上述實施方式1的場合同樣，在形成活性層11A、11B、11C及11D后，形成蝕刻阻擋膜23。從該狀態(tài)，如圖13(b)所示，在整個表面形成平坦化絕緣膜24，然后堆積蝕刻阻擋層41及平坦化絕緣膜42。
此后，利用接觸掩膜(未圖示)，在與活性層11A、11B、11C及11D對應(yīng)的部位對上層側(cè)的平坦化絕緣膜42進行蝕刻。通過蝕刻阻擋膜41制止該蝕刻。然后，把在外部露出的蝕刻阻擋膜41除去。圖13(c)表示至該過程的狀態(tài)。此外利用節(jié)點掩膜(未圖示)，對下層側(cè)的平坦化絕緣膜24及上層側(cè)的平坦化絕緣膜42進行蝕刻。通過蝕刻阻擋膜23及41制止各蝕刻。然后把在外部露出的蝕刻阻擋膜23及41除去。圖13(d)表示至該過程的狀態(tài)。這樣，形成與在平坦化絕緣膜24內(nèi)被規(guī)定的配線用溝槽24a及在平坦化絕緣膜42內(nèi)被規(guī)定的該配線用溝槽24a連通的凹部。
其次，把鎢同時埋入配線用溝槽24a及凹部，使表面平坦化，只在配線用溝槽24a及凹部內(nèi)保留鎢。這樣，配線用溝槽24a內(nèi)的連接配線與凹部內(nèi)的單元節(jié)點N1及單元節(jié)點N2(均參見圖1)分別通過鎢43E及43F被一體形成。
接下來，在整個表面堆積絕緣膜14及導(dǎo)電膜15。按照與由鎢43E及43F組成的單元節(jié)點N1及N2接觸的原則，利用電容形成用掩膜(未圖示)，對絕緣膜14及導(dǎo)電膜15進行蝕刻。
如上所述，在該實施方式3中，由于配線用溝槽內(nèi)的連接配線與單元節(jié)點被一體形成，因而與單個形成的場合相比，工序數(shù)可減少。
實施方式4圖14(a)～(e)是表示本發(fā)明實施方式4涉及的存儲單元中所包含的單元節(jié)點及充電容量體形成過程中的各種狀態(tài)的附圖。在該實施方式4中，作為構(gòu)成單元節(jié)點N1及N2的材料，取代鎢，采用其它導(dǎo)電材料(金屬材料)。在圖14(a)所示的狀態(tài)中，在形成活性層11A、11B、11C及11D后，形成蝕刻阻擋膜23。從該狀態(tài)，在整個表面上形成平坦化絕緣膜24后，在與活性層11A、11B、11C及11D對應(yīng)的部位，對平坦化絕緣膜24進行蝕刻。然后，除去在外部露出的蝕刻阻擋膜23。圖14(b)表示至該過程的狀態(tài)。
其后，如圖14(c)所示，在被蝕刻而成的配線用溝槽24a內(nèi)埋入鎢，使表面平坦化，只在配線用溝槽24a內(nèi)保留鎢51A、51B、51C、51D。此外在整個表面堆積金屬層，利用節(jié)點掩膜(未圖示)，按照形成與鎢51A及51B連接的金屬層53E和與鎢51C及51D連接的金屬層53F的原則進行蝕刻。金屬層53E及金屬層53F分別組成單元節(jié)點N1及N2。圖14(d)表示至該過程的狀態(tài)。
接下來，在包含金屬層53E及53F的整個表面上形成絕緣膜54及導(dǎo)電膜55，然后利用電容形成用掩膜(未圖示)，按照保留覆蓋金屬層53E及53F的部分的原則，對絕緣膜54及導(dǎo)電膜55進行蝕刻。圖14(e)表示至該過程的狀態(tài)。
如上所述，在該實施方式4中，由于單元節(jié)點N1及N2從金屬層53E及53F形成，因而可較簡單地構(gòu)成單元節(jié)點N1及N2。
實施方式5在圖15(a)～(d)中，作為本發(fā)明的實施方式5，分別表示在存儲單元中包含的單元節(jié)點及充電容量部件的第1～4的變形例。這些變形例的目的從總體上講是增大由單元節(jié)點、從該單元節(jié)點與絕緣膜及導(dǎo)電膜構(gòu)成的充電容量體決定的總充電容量，首先在圖15(a)所示的第1變形例中，首先，組成單元節(jié)點N1及N2的鎢63E及63F按照從平坦化絕緣膜24上面只突出規(guī)定高度的原則形成。與單元節(jié)點N1及N2一同構(gòu)成充電容量體的絕緣膜64及導(dǎo)電膜65按照完全覆蓋突出的鎢63E及63F的原則形成。根據(jù)這種構(gòu)成，與鎢同平坦化絕緣膜平齊形成的場合相比，鎢63E及63F與絕緣膜64的接觸面積增大，總充電容量增大。
接下來，在圖15(b)所示的第2變形例中，首先，與第1變形例同樣，組成單元節(jié)點N1及N2的鎢67E及67F按照從平坦化絕緣膜24上面只突出規(guī)定高度的原則形成。此外該突出部分的表面被粗糙化。這樣，與單元節(jié)點N1及N2一同構(gòu)成充電容量體的絕緣膜68及導(dǎo)電膜69按照完全覆蓋突出的鎢67E及67F的原則形成。根據(jù)這種構(gòu)成，鎢67E及67F與絕緣膜68的接觸面積比圖15(a)所示的第1變形例的場合更大，總充電容量進一步增大。
在圖15(c)所示的第3變形例中，首先，組成單元節(jié)點N1及N2的鎢73E及73F按照在其周邊部從平坦化絕緣膜24上面只突出規(guī)定高度的原則形成。與單元節(jié)點N1及N2一同構(gòu)成充電容量體的絕緣膜68及導(dǎo)電膜69按照完全覆蓋包括突出的周邊部的鎢73E及73F的原則形成。根據(jù)這種構(gòu)成，與鎢同平坦化絕緣膜平齊形成的場合相比，鎢73E及73F與絕緣膜74的接觸面積增大，總充電容量增大。
接下來，在圖15(d)所示的第4變形例中，首先，與第3變形例同樣，組成單元節(jié)點N1及N2的鎢77E及77F按照在其周邊部從平坦化絕緣膜24上面只突出規(guī)定高度的原則形成。此外該突出部分的表面被粗糙化。這樣，與單元節(jié)點N1及N2一同構(gòu)成充電容量體的絕緣膜78及導(dǎo)電膜79按照完全覆蓋包括突出的周邊部的鎢77E及77F的原則形成。根據(jù)這種構(gòu)成，鎢77E及77F與絕緣膜78的接觸面積比圖15(c)所示的第1變形例的場合更大，總充電容量進一步增大。
實施方式6圖16是表示與本發(fā)明實施方式6涉及的全CMOS型存儲單元制造工序中的圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖。該實施方式6表示在與上述實施方式1同樣對構(gòu)成充電容量體的導(dǎo)電膜施加電源電壓(Vdd)的場合下，把導(dǎo)電膜設(shè)定得較大，同時減少構(gòu)成各存儲單元的配線數(shù)的形態(tài)。
在該存儲單元中，雖然充電容量體通過在單元節(jié)點N1、N2上形成絕緣膜85及導(dǎo)電膜86而構(gòu)成，但如圖16所示，導(dǎo)電膜86按照在與鑲嵌配線13A、13C、13D、13G、13H、13J之間保留足夠的余量的同時，與電源電壓供給用鑲嵌配線13B及13I的一部分接觸并疊加的原則被形成。這樣，可更大地形成導(dǎo)電膜86，可附加更大的充電容量。
此外由于導(dǎo)電膜86與電源電壓供給用鑲嵌配線13B及13I接觸，因而起到對鑲嵌配線13B及13I供給電源電壓的電源電壓線的作用。因此在該實施方式6中，在實施方式1中參照的圖6(g)所示的存儲單元的上層部不必設(shè)置組成電源電壓線的2層金屬配線19C。圖17表示與該實施方式6涉及的全CMOS型存儲單元制造工序中的圖6(g)對應(yīng)的狀態(tài)。這樣，由于消除了設(shè)置組成電源電壓線的2層金屬配線19C的必要性，因而可減少構(gòu)成存儲單元的配線的數(shù)量，可提高成品的合格率。此外在該場合下，由于存儲單元的上層部中殘留的金屬配線19A、19B、19D、19E等的配線寬度及間隔的限制被緩和，因而可提高配線的電氣特性。此外圖18是該實施方式6涉及的CMOS型存儲單元的電路圖。
實施方式7圖19是表示與本發(fā)明實施方式7涉及的全CMOS型存儲單元制造工序中的圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖。該實施方式7表示在與上述實施方式2同樣對構(gòu)成充電容量體的導(dǎo)電膜施加接地電壓(Vss)的場合下，把導(dǎo)電膜設(shè)定得較大，同時減少構(gòu)成各存儲單元的配線數(shù)的形態(tài)。
在該存儲單元中，雖然充電容量體通過在單元節(jié)點N1、N2上形成絕緣膜87及導(dǎo)電膜88而構(gòu)成，但如圖19所示，導(dǎo)電膜88按照在與鑲嵌配線13B、13C、13D、13G、13H、13I之間保留足夠的余量的同時，與接地電壓供給用鑲嵌配線13A及13J的一部分接觸并疊加的原則被形成。此外在該實施方式7中，鑲嵌配線13A及13J被設(shè)定到與在行方向鄰接的存儲單元的接地電壓供給用的鑲嵌配線不接觸的長度。這樣，可更大地形成導(dǎo)電膜88，可附加更大的充電容量。
此外由于導(dǎo)電膜88與接地電壓供給用鑲嵌配線13A及13J接觸，因而起到對鑲嵌配線13A及13J供給電源電壓的接地電壓線的作用。因此在該實施方式7中，在實施方式1中參照的圖6(g)所示的存儲單元的上層部不必設(shè)置組成接地電壓線的2層金屬配線19A、19E。圖20表示與該實施方式7涉及的全CMOS型存儲單元制造工序中的圖6(g)對應(yīng)的狀態(tài)。這樣，由于消除了設(shè)置組成接地電壓線的2層金屬配線19A、19E的必要性，因而可減少構(gòu)成存儲單元的配線的數(shù)量，可提高成品的合格率。此外在該場合下，由于存儲單元的上層部中殘留的金屬配線19B、19C、19D等的配線寬度及間隔的限制被緩和，因而可提高配線的電氣特性。此外圖21是該實施方式7涉及的CMOS型存儲單元的電路圖。
實施方式8圖22是表示與本發(fā)明實施方式8涉及的全CMOS型存儲單元制造工序中的圖2(c)對應(yīng)的狀態(tài)的平面設(shè)計圖。在該實施方式8中，提出了一種對實施方式7涉及的全CMOS型存儲單元按照其導(dǎo)電膜及接地電壓供給用鑲嵌配線可與鄰接的存儲單元共享的原則進行變形的方案。具體地說，如圖22所示，充電容量體通過在單元節(jié)點N1、N2上形成絕緣膜81及導(dǎo)電膜82而構(gòu)成，這里，導(dǎo)電膜82及接地電壓供給用鑲嵌配線13A、13B按照互相接觸疊加，同時在行方向上延長的原則被形成。
圖23表示在鄰接的4個全CMOS型存儲單元80A、80B、80C、80D中絕緣膜81及導(dǎo)電膜82被共享的形態(tài)。圖中左上及右下的存儲單元80A及80D具有與圖22所示的CMOS型存儲單元相同的各構(gòu)成的配置構(gòu)造，另一方面，圖中右上及左下的存儲單元80B及80C分別具有以中央線Q為基準與存儲單元80A及80D線對稱的配置構(gòu)造。構(gòu)成充電容量體的絕緣膜81及導(dǎo)電膜82跨越4個存儲單元80A、80B、80C、80D被一體化形成。
在這些存儲單元80A、80B、80C、80D中，在行方向鄰接并互為線對稱的存儲單元80A與80B之間，第2位線Bit#L用的鑲嵌配線13G被共享，同時絕緣膜81、導(dǎo)電膜82及接地電壓供給用鑲嵌配線13J被共享。此外同樣，在行方向鄰接并互為線對稱的存儲單元80C與80D之間，第1位線BitL用的鑲嵌配線13D被共享，同時絕緣膜81、導(dǎo)電膜82及接地電壓供給用鑲嵌配線13A被共享。
此外這里，在列方向上鄰接的存儲單元80A與80C之間，鑲嵌配線13H，13C及電源電壓供給用鑲嵌配線13I，13B、接地電壓供給用鑲嵌配線13J，13A、絕緣膜81、導(dǎo)電膜82被共享，另一方面，在列方向上鄰接的存儲單元80B與80D之間，鑲嵌配線13H，13C及電源電壓供給用鑲嵌配線13I，13B、接地電壓供給用鑲嵌配線13J，13A、絕緣膜81，82被共享。
如上所述，在該實施方式8中，由于導(dǎo)電膜82及接地電壓供給用鑲嵌配線13A、13B被與在行方向及列方向鄰接的存儲單元可共享地一體化而形成，因而可確保更大的充電容量，此外可強化存儲單元的地線連接。
此外本發(fā)明并不局限于被例示的實施方式，毋庸贅言，在不脫離本發(fā)明宗旨的范圍內(nèi)，可進行各種改良及設(shè)計上的變更。
發(fā)明效果如同從上述說明可看出的那樣，根據(jù)本申請的權(quán)利要求1涉及的發(fā)明，由于在具備了被按陣列狀配置的多個全CMOS型存儲單元的半導(dǎo)體存儲裝置中，上述各存儲單元具有第1負載晶體管及第1激勵晶體管，其在被串聯(lián)連接在電源電壓線與接地電壓線之間的同時，其柵極對同一配線被共同連接；第2負載晶體管及第2激勵晶體管，其在與上述第1激勵晶體管同樣被串聯(lián)連接在上述電源電壓線與接地電壓線之間的同時，其柵極對同一配線被共同連接；第1單元節(jié)點，其連接上述第1負載晶體管中的活性區(qū)域與上述第1激勵晶體管中的活性區(qū)域，而且，對上述第2負載晶體管及第2激勵晶體管的柵極連接；第2單元節(jié)點，其連接上述第2負載晶體管中的活性區(qū)域與上述第2激勵晶體管中的活性區(qū)域，而且，對上述第1負載晶體管及第1激勵晶體管的柵極連接；第1存取晶體管，其被連接在上述第1單元節(jié)點與第1位線之間，其柵極被與字線連接；第2存取晶體管，其被連接在上述第2單元節(jié)點和與上述第1位線成對的第2位線之間，其柵極被與上述字線連接；絕緣膜及導(dǎo)電膜，其按照為與上述第1及第2單元節(jié)點一同構(gòu)成充電容量體，在該第1及第2單元節(jié)點的上側(cè)，共同覆蓋該單元節(jié)點雙方，在第1及第2單元節(jié)點與導(dǎo)電膜之間裹夾絕緣膜的原則被形成，因此可不增加單元的面積，附加軟錯誤對策用的充電容量，這樣，可實現(xiàn)軟錯誤耐性優(yōu)異的半導(dǎo)體存儲裝置。
此外根據(jù)本申請的權(quán)利要求2涉及的發(fā)明，由于在上述各存儲單元中，上述第1及第2激勵晶體管分別在形成于半導(dǎo)體基片上的兩側(cè)的第1導(dǎo)電型阱區(qū)的任意一方上被構(gòu)成，同時上述第1及第2負載晶體管共同在形成于上述半導(dǎo)體基片上的中央的第2導(dǎo)電型阱區(qū)上被構(gòu)成，上述第1單元節(jié)點按照跨越上述第1激勵晶體管被構(gòu)成的第1導(dǎo)電型阱區(qū)和上述第1負載晶體管被構(gòu)成的第2導(dǎo)電型阱區(qū)的原則被配置，同時上述第2單元節(jié)點按照跨越上述第2激勵晶體管中的活性區(qū)被構(gòu)成的第1導(dǎo)電型阱區(qū)和第2負載晶體管被構(gòu)成的第2導(dǎo)電型阱區(qū)的原則被配置，因此，可較長地設(shè)定上述各存儲單元，增大電容的面積。
此外，根據(jù)本申請的權(quán)利要求3涉及的發(fā)明，由于上述第1及第2單元節(jié)點通過在層疊于上述各晶體管上的層間絕緣膜內(nèi)形成的溝槽中埋入導(dǎo)電材料而形成，因而可較厚地連續(xù)形成各單元節(jié)點，可使充電容量體電荷供給穩(wěn)定化。
此外，根據(jù)本申請的權(quán)利要求4涉及的發(fā)明，由于對構(gòu)成上述充電容量體的導(dǎo)電膜施加電源電壓，上述導(dǎo)電膜與同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線的間隔被設(shè)定得短于上述導(dǎo)電膜與同上述各位線連接的接觸配線及上述各激勵晶體管中的活性區(qū)所連接的接地電壓供給用的接觸配線的間隔，因而可更大地形成導(dǎo)電膜，可確保更大的充電容量。
此外，根據(jù)本申請的權(quán)利要求5涉及的發(fā)明，由于對構(gòu)成上述充電容量體的導(dǎo)電膜施加電源電壓，上述導(dǎo)電膜按照與同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線連接的原則被形成，作為上述電源電壓線起作用，因而可更大地形成導(dǎo)電膜，可確保更大的充電容量。此外還可減少配線數(shù)量，提高成品的合格率。
此外，根據(jù)本申請的權(quán)利要求6涉及的發(fā)明，由于對構(gòu)成上述充電容量體的導(dǎo)電膜施加接地電壓，上述導(dǎo)電膜與同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線的間隔被設(shè)定得短于上述導(dǎo)電膜與同上述各位線連接的接觸配線及上述各負載晶體管中的活性區(qū)所連接的電源電壓供給用接觸配線的間隔，因而可更大地形成導(dǎo)電膜，可確保更大的充電容量。
此外，根據(jù)本申請的權(quán)利要求7涉及的發(fā)明，由于對構(gòu)成上述充電容量體的導(dǎo)電膜施加接地電壓，上述導(dǎo)電膜按照與同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線連接的原則被形成，作為上述接地電壓線起作用，因而可更大地形成導(dǎo)電膜，可確保更大的充電容量。此外還可減少配線數(shù)量，提高成品的合格率。
此外，根據(jù)本申請的權(quán)利要求8涉及的發(fā)明，由于上述導(dǎo)電膜及接地電壓供給用的接觸配線按照可與鄰接的存儲單元共享的原則被形成，因而可確保更大的充電容量，此外可強化存儲單元的地線連接。
此外，根據(jù)本申請的權(quán)利要求9涉及的發(fā)明，由于上述第1及第2單元節(jié)點的表面按照從其外圍面至少部分突出的原則被形成，因而可增大與單元節(jié)點接觸的導(dǎo)電膜的面積，可實現(xiàn)更大的充電容量的附加。
此外，根據(jù)本申請的權(quán)利要求10涉及的發(fā)明，由于上述第1及第2單元節(jié)點的表面呈粗糙狀，因而可進一步增大與單元節(jié)點接觸的導(dǎo)電膜的面積，可實現(xiàn)更大的充電容量的附加。
權(quán)利要求
1.一種具備了按陣列狀配置的多個全CMOS型存儲單元的半導(dǎo)體存儲裝置，其特征在于上述各存儲單元具有第1負載晶體管及第1激勵晶體管，其在被串聯(lián)連接在電源電壓線與接地電壓線之間的同時，其柵極對同一配線被共同連接；第2負載晶體管及第2激勵晶體管，其在與上述第1激勵晶體管同樣被串聯(lián)連接在上述電源電壓線與接地電壓線之間的同時，其柵極對同一配線被共同連接；第1單元節(jié)點，其使上述第1負載晶體管中的活性區(qū)域與上述第1激勵晶體管中的活性區(qū)域連接，而且對上述第2負載晶體管及第2激勵晶體管的柵極進行連接；第2單元節(jié)點，其使上述第2負載晶體管中的活性區(qū)域與上述第2激勵晶體管中的活性區(qū)域連接，而且對上述第1負載晶體管及第1激勵晶體管的柵極進行連接；第1存取晶體管，其被連接在上述第1單元節(jié)點與第1位線之間，其柵極被連接于字線；第2存取晶體管，其被連接在上述第2單元節(jié)點和與上述第1位線成對的第2位線之間，其柵極被連接于上述字線；絕緣膜及導(dǎo)電膜，其為與上述第1及第2單元節(jié)點一同構(gòu)成充電容量體，按照在該第1及第2單元節(jié)點的上側(cè)，共同覆蓋該單元節(jié)點雙方，在第1及第2單元節(jié)點與導(dǎo)電膜之間裹夾絕緣膜的原則形成。
2.權(quán)利要求1中記載的半導(dǎo)體存儲裝置，其特征在于進一步在上述各存儲單元中，上述第1及第2激勵晶體管分別在形成于半導(dǎo)體基片上的兩側(cè)的第1導(dǎo)電型阱區(qū)的任意一方上被構(gòu)成，同時上述第1及第2負載晶體管共同在形成于上述半導(dǎo)體基片上的中央的第2導(dǎo)電型阱區(qū)上被構(gòu)成，上述第1單元節(jié)點按照跨越上述第1激勵晶體管被構(gòu)成的第1導(dǎo)電型阱區(qū)和上述第1負載晶體管被構(gòu)成的第2導(dǎo)電型阱區(qū)的原則被配置，同時上述第2單元節(jié)點按照跨越上述第2激勵晶體管被構(gòu)成的第1導(dǎo)電型阱區(qū)和第2負載晶體管被構(gòu)成的第2導(dǎo)電型阱區(qū)的原則被配置。
3.權(quán)利要求1或2中記載的半導(dǎo)體存儲裝置，其特征在于上述第1及第2單元節(jié)點通過在層疊于上述各晶體管上的層間絕緣膜形成的溝槽中埋入導(dǎo)電材料而形成。
4.權(quán)利要求1～3任一中記載的半導(dǎo)體存儲裝置，其特征在于對構(gòu)成上述充電容量體的導(dǎo)電膜施加電源電壓，上述導(dǎo)電膜與同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線的間隔被設(shè)定成短于上述導(dǎo)電膜與同上述各位線連接的接觸配線的間隔。
5.權(quán)利要求1～3任一中記載的半導(dǎo)體存儲裝置，其特征在于對構(gòu)成上述充電容量體的導(dǎo)電膜施加電源電壓，上述導(dǎo)電膜按照與同上述各負載晶體管中的活性區(qū)域連接的電源電壓供給用的接觸配線連接的原則形成，作為上述電源電壓線起作用。
6.權(quán)利要求1～3任一中記載的半導(dǎo)體存儲裝置，其特征在于對構(gòu)成上述充電容量體的導(dǎo)電膜施加接地電壓，上述導(dǎo)電膜與同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線的間隔被設(shè)定成短于上述導(dǎo)電膜與同上述各位線連接的接觸配線的間隔。
7.權(quán)利要求1～3任一中記載的半導(dǎo)體存儲裝置，其特征在于對構(gòu)成上述充電容量體的導(dǎo)電膜施加接地電壓，上述導(dǎo)電膜按照與同上述各激勵晶體管中的活性區(qū)域連接的接地電壓供給用的接觸配線連接的原則形成，作為上述接地電壓線起作用。
8.權(quán)利要求7中記載的半導(dǎo)體存儲裝置，其特征還在于上述導(dǎo)電膜及接地電壓供給用的接觸配線按照可與鄰接的存儲單元共享的原則形成。
9.權(quán)利要求1～8任一中記載的半導(dǎo)體存儲裝置，其特征在于上述第1及第2單元節(jié)點的表面按照從其外圍面至少部分突出的原則形成。
10.權(quán)利要求1～9任一中記載的半導(dǎo)體存儲裝置，其特征在于上述第1及第2單元節(jié)點的表面呈粗糙狀。
全文摘要
在具有分別具備了2個n型大容量存取晶體管和n型大容量激勵晶體管及p型大容量負載晶體管的全CMOS型存儲單元的半導(dǎo)體存儲裝置中，相對存儲節(jié)點被連接的充電容量附加用的充電容量體由絕緣膜及導(dǎo)電膜構(gòu)成，該絕緣膜及導(dǎo)電膜在上述第1及第2單元節(jié)點的上側(cè)被直接形成。由此，提供一種不伴隨單元面積的增大，在單元節(jié)點中附加充電容量，軟錯誤耐性優(yōu)異的半導(dǎo)體存儲裝置。
文檔編號G11C11/412GK1435888SQ0310420
公開日2003年8月13日 申請日期2003年1月29日 優(yōu)先權(quán)日2002年1月29日
發(fā)明者大林茂樹, 石垣佳之, 橫山岳宏 申請人:三菱電機株式會社