專利名稱：可降低最低工作電壓的存儲元件的讀取電路的制作方法
技術領域：
本發明是有關于一種存儲元件的讀取電路，且特別是有關于一種將存儲單元(cell)的柵極以較高的電壓來供電，而其余的電路以較低的電壓來供電，以降低讀取電路的整體外部的工作電壓的可降低最低工作電壓的存儲元件的讀取電路。
背景技術：
在半導體剛問世的時候，大多數的半導體電路都使用5V的工作電壓。到了1980年的晚期，由于降低功率消耗和高速電路的需要，標準的電壓從5V降到了3.3V，這樣大約降低了一半的功率消耗，因此，可以設計出更多高密度的電路。功率消耗與電路設計等多種因素有關，如半導體技術、電路的體積(芯片的面積)、工作電壓與工作頻率等都會影響到功率消耗的大小，通常是透過調整各種電路設計，以使功率消耗降低。實際上，電壓和速度是密切相關的，更快的速度需要更高的工作電壓，但是提高工作電壓將可能引起散熱及噪聲問題，因此，工作電壓降低是制造更快速及更低功率消耗的半導體電路的關鍵因素。
以金氧半導體(MOS)的技術而言，公知的存儲元件(例如是一次可編程(once time programmable，簡稱OTP)內存)的讀取電路的最低工作電壓會受到讀取電路中的存儲單元(例如是一次可編程制程單元(OTP processcell))的臨界電壓(threshold voltage，以Vt表示)的限制。因此，最低工作電壓受限于存儲單元的臨界電壓。為了降低工作電壓，一般的作法是建立倍壓電路，以提供電源，而使工作電壓降至原來的一半。但是，這種方式不但使功率消耗加倍，而且需要驅動能力較強的倍壓電路，如此一來，會使得讀取電路在實際的應用上產生諸多的問題。
發明內容
有鑒于此，本發明提出一種可降低最低工作電壓的存儲元件的讀取電路。本發明將位線連接于存儲單元的漏極，而將字符線連接于存儲單元的柵極。由于存儲單元的漏極在讀取時會有直流路徑，所以會有較大的功率消耗，而由于存儲單元的柵極為電容負載，所以功率消耗很小，因此本發明只提供字符線高電壓。由于只需很低的驅動能力即可驅動字符線，所以可通過其它的高電壓電源，也可以內建一個很小的升壓電路來供電，而使讀取電路的整體外部的工作電壓降低。
為達成上述及其它目的，本發明提出一種可降低最低工作電壓的存儲元件的讀取電路。此讀取電路包含于一集成電路之中。此讀取電路包括存儲單元、字符線譯碼電路、位線譯碼電路、以及感測電路。上述的存儲單元具有漏極、柵極、以及源極，其中漏極耦接至位線，柵極耦接至字符線，而源極耦接至地。上述的字符線譯碼電路耦接至字符線及地址線。上述的位線譯碼電路耦接至位線及地址線。而上述的感測電路耦接至位線譯碼電路及數據線。其中，存儲單元的柵極以額外電源電壓來供電，存儲單元的漏極、字符線譯碼電路、位線譯碼電路、以及感測電路以預設電源電壓來供電，而額外電源電壓高于預設電源電壓。
在本發明的較佳實施例中，額外電源電壓由位于此集成電路中的內部電路所提供。
在本發明的較佳實施例中，額外電源電壓由位于此集成電路外部的外部元件所提供。
在本發明的較佳實施例中，額外電源電壓由此讀取電路中的內建升壓電路所提供。其中，此內建升壓電路用以將預設電源電壓升壓，而輸出額外電源電壓。
在本發明的較佳實施例中，存儲元件為一次可編程內存、只讀存儲器、用電可抹除可編程只讀存儲器、或閃存。
在本發明的較佳實施例中，預設電源電壓由電源供應器所提供。
綜合上述，本發明將位線連接于存儲單元的漏極，而將字符線連接于存儲單元的柵極。由于存儲單元的漏極在讀取時會有直流路徑，所以會有較大的功率消耗，而由于存儲單元的柵極為電容負載，所以功率消耗很小，因此本發明只提供字符線高電壓。由于只需很低的驅動能力即可驅動字符線，所以可通過其它的高電壓電源，也可以內建一個很小的升壓電路來供電，而使讀取電路的整體外部的工作電壓降低。
為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明。
圖1繪示的是根據本發明一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路的電路方塊圖；圖2繪示的是根據本發明一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路的額外電源電壓的產生方式的電路方塊圖；
圖3繪示的是根據本發明另一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路的額外電源電壓的產生方式的電路方塊圖；圖4繪示的是根據本發明又一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路的額外電源電壓的產生方式的電路方塊圖。標記說明100，200，300，400讀取電路102感測電路104位線譯碼電路106、202、302、402存儲單元108字符線譯碼電路204、304、404集成電路206，306高電壓電源208內部電路308外部元件406內建升壓電路具體實施方式
請參照圖1，其繪示的是根據本發明一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路100的電路方塊圖。其中，存儲元件包括一次可編程(OTP)內存、只讀存儲器(ROM)、用電可抹除可編程只讀存儲器(EEPROM)、或閃存。而讀取電路100包含于集成電路之中。由圖1可知，讀取電路100包括存儲單元106、字符線譯碼電路108、位線譯碼電路104、以及感測電路102。上述的存儲單元106具有漏極、柵極、以及源極，其中漏極耦接至位線，柵極耦接至字符線，而源極耦接至地。上述的字符線譯碼電路108耦接至字符線及地址線。上述的位線譯碼電路104耦接至位線及地址線。而上述的感測電路102耦接至位線譯碼電路104及感測線。其中，存儲單元106的柵極以額外電源電壓(VH)來供電，存儲單元106的漏極、字符線譯碼電路108、位線譯碼電路104、以及感測電路102以預設電源電壓(Vcc)(由電源供應器提供)來供電，而額外電源電壓(例如3～5V)高于預設電源電壓(例如1.5V)。
接下來將說明讀取電路100的運作原理。當地址線傳來一地址訊號，并且經過位線譯碼電路104與字符線譯碼電路108譯碼后，會使存儲單元106處于導通狀態，而使數據經過感測電路102輸出。由于讀取電路100的最低工作電壓會受到存儲單元106的臨界電壓值(Vt)的限制，所以讀取電路100必須能夠提供足夠高的電壓，以使存儲單元106導通。由于讀取電路100內的存儲單元106中的柵極并不使用預設電源電壓(Vcc)，而是使用高于預設電源電壓(Vcc)的額外電源電壓(VH)，所以預設電源電壓(Vcc)不受存儲單元106的臨界電壓值(Vt)的限制，而使將讀取電路100的最低工作電壓能大幅地降低。
由上述可知，本發明的特征在于將位線連接于存儲單元106的漏極，而將字符線連接于存儲單元106的柵極。由于存儲單元106的漏極在讀取時會有直流路徑，所以會有較大的功率消耗，而由于存儲單元106的柵極為電容負載，所以功率消耗很小，因此本發明只提供較高的額外電源電壓(VH)至字符線，而其余的電路使用預設電源電壓(Vcc)。因此，本發明可使讀取電路100的整體外部的工作電壓降低。
接下來請參照圖2，其繪示的是根據本發明一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路200的額外電源電壓(VH)的產生方式的電路方塊圖。由圖2可知，集成電路204包括讀取電路200與內部電路208。其中，內部電路208內含高電壓電源206。在圖2中，存儲單元202的柵極所需的額外電源電壓(VH)由內部電路208中的高電壓電源206所提供。舉例而言，如果在集成電路204中的內部電路208有高電壓電源206(例如3～5V)的存在，則額外電源電壓(VH)可由高電壓電源206提供。
接下來請參照圖3，其繪示的是根據本發明一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路300的額外電源電壓(VH)的產生方式的電路方塊圖。由圖3可知，集成電路304包括讀取電路300，而外部元件308內含高電壓電源306。在圖3中，存儲單元302的柵極所需的額外電源電壓(VH)由外部元件308中的高電壓電源306所提供。舉例而言，如果集成電路304外的外部元件308有高電壓電源306(例如3～5V)的存在，則額外電源電壓(VH)可由外部元件308中的高電壓電源306提供。
接下來請參照圖4，其繪示的是根據本發明一較佳實施例的可降低最低工作電壓的存儲元件的讀取電路400的額外電源電壓(VH)的產生方式的電路方塊圖。由圖4可知，集成電路404包括讀取電路400。而內建升壓電路406包含于讀取電路400之中。其中，內建升壓電路406用以將預設電源電壓(Vcc)做升壓，而產生額外電源電壓(VH)，并且所產生的額外電源電壓(VH)會供應至存儲單元402的柵極。舉例而言，如果讀取電路400的外部元件、內部電路皆無高電壓電源存在，則可以數個電容內建一組升壓電路，將預設電源電壓(Vcc)(例如1.5V)升壓至額外電源電壓(VH)(例如3～5V)，并且供應至存儲單元402的柵極。
綜上所述，本發明將位線連接于存儲單元的漏極，而將字符線連接于存儲單元的柵極。由于存儲單元的漏極在讀取時會有直流路徑，所以會有較大的功率消耗，而由于存儲單元的柵極為電容負載，所以功率消耗很小，因此本發明只提供字符線高電壓。由于只需很低的驅動能力即可驅動字符線，所以可通過其它的高電壓電源，也可以內建一個很小的升壓電路來供電，而使讀取電路的整體外部的工作電壓降低。
雖然本發明已以較佳實施例公開如上，然其并非用以限定本發明，任何熟悉此技術者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾，因此本發明的保護范圍當視權利要求書所界定者為準。
權利要求
1.一種可降低最低工作電壓的存儲元件的讀取電路，包含于一集成電路之中，其特征在于該讀取電路包括一存儲單元，具有一漏極、一柵極、以及一源極，其中該漏極耦接至一位線，該柵極耦接至一字符線，該源極耦接至地；一字符線譯碼電路，耦接至該字符線及一地址線；一位線譯碼電路，耦接至該位線及該地址線；以及一感測電路，耦接至該位線譯碼電路及一數據線；其中該存儲單元的柵極以一額外電源電壓來供電，該存儲單元的漏極、該字符線譯碼電路、該位線譯碼電路、以及該感測電路以一預設電源電壓來供電，而該額外電源電壓高于該預設電源電壓。
2.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該額外電源電壓由位于該集成電路中的一內部電路所提供。
3.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該額外電源電壓由位于該集成電路外部的一外部元件所提供。
4.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該額外電源電壓由該讀取電路中的一內建升壓電路所提供。
5.如權利要求4所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該內建升壓電路用以將該預設電源電壓升壓，而輸出該額外電源電壓。
6.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該存儲元件是一次可編程內存。
7.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該存儲元件為只讀存儲器。
8.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該存儲元件為用電可抹除可編程只讀存儲器。
9.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該存儲元件為閃存。
10.如權利要求1所述的可降低最低工作電壓的存儲元件的讀取電路，其特征在于該預設電源電壓為由一電源供應器所提供。
全文摘要
一種可降低最低工作電壓的存儲元件的讀取電路。本發明將位線連接于存儲單元的漏極，而將字符線連接于存儲單元的柵極。由于存儲單元的漏極在讀取時會有直流路徑，所以會有較大的功率消耗，而由于存儲單元的柵極為電容負載，所以功率消耗很小，因此本發明只提供字符線高電壓。由于只需很低的驅動能力即可驅動字符線，所以可通過其它的高電壓電源，也可以內建一個很小的升壓電路來供電，而使讀取電路的整體外部的工作電壓降低。
文檔編號G11C7/00GK1516190SQ0310007
公開日2004年7月28日 申請日期2003年1月8日 優先權日2003年1月8日
發明者朱秉濬, 朱秉 申請人:中穎電子(上海)有限公司