專利名稱：具內部可規劃工作電阻之寫入輸出驅動器的制作方法
背景已知為固定磁盤驅動器或硬盤機之計算機硬盤機系已成為計算機系統之現行資料儲存標準。除了廣泛用途，低功率消耗，快速資料轉換速度及降低實際尺寸外，其增生可被直接歸咎于其低成本，高儲存容量及可靠性。
磁盤驅動器通常包含一個或更多被包圍于環境控制外殼內之旋轉磁盤。硬盤機可具有若干與磁盤互連之讀/寫頭。磁盤驅動器可進一步包含用于讀寫資料及與其它裝置互連之電子裝置。該電子裝置被與讀/寫頭耦合且包含可控制磁頭定位及產生或感測磁盤上磁場之電路。電子裝置可編碼被接收自如個人計算機之主裝置之資料，并可將該數據轉換為被寫上磁盤之磁性編碼。當資料被要求時，電子裝置即放置資料，感測磁性編碼并將該編碼轉換為二進制數字信息。錯誤檢查及修正亦可被應用來確保資料正確儲存及檢索。
讀/寫頭可偵測及記錄被編碼資料為磁通區。該資料系藉由磁盤之兩鄰接區域間之磁通反向有無來編碼。該資料可使用已知″峰值偵測″方法來讀取，當磁通反向通過讀/寫頭時，被告知于讀/寫頭中之電壓峰值系可被偵測。然而，增加儲存密度，要求降低峰值大小，較佳訊號辨識及較高磁盤旋轉速度系將峰值推升更靠近。因此，峰值偵測方法系逐漸復雜。
讀/寫頭及編譯磁性編碼之改進系被達成。例如，具有增強敏感度及訊號識別之磁阻(“MR”)讀/寫頭系被設計。此外，如部分反應最大可能性(“PRML”)之已知技術系被發展。部分反應最大可能性磁盤驅動器功能系基于被執行于磁盤驅動器電子裝置之計算來讀取被磁通反轉產生之波形。除了找尋峰值外，部分反應最大可能性為基礎驅動器可數字采集模擬波形(“部份響應”)并執行先進訊號處里技術來決定波形所呈現之最大可能位圖案(“最大可能性”)。部分反應最大可能性技術可容許磁性訊號中較多噪聲，允許使用亦可增加制造產出及較低成本之較低品質碟盤及讀/寫頭。
由于硬盤機通常因如儲存成本/單元，資料轉換率，功率要求及形式因子(實際尺寸)之因子而不同，所以需要增加有效增加儲存容量，操作速度，可靠性及功率效率之成本效能之硬盤機組件。領域一例系包含具有寫入輸出驅動器電路之可寫入資料之部分反應最大可能性電子裝置。寫入輸出驅動器電路可轉換高速數字訊號至讀/寫頭以記錄資料至磁盤。輸出驅動器電路包含被配置用于驅動外部耦合工作電阻裝置之開啟汲極之晶體管。外部電阻裝置可汲取以訊號高速產生跨越傳輸線之大電壓降之輸出電流。這些設計可增加輸出驅動器電路之成本及尺寸。另一設計包含配置具有內部源極隨耦器電路之輸出差分電路。這些電路之應用可被限制，因為源極隨耦器之輸出電阻可隨時間而變化且可被如周圍溫度之環境條件而影響。
于是，需具有內部可規劃工作電阻之寫入輸出驅動器技術。
摘要一種用于部份響應，最大可能(“PRML”)之讀/寫信道之寫入輸出驅動器系被揭示。寫入輸出驅動器系包含被配置驅動具有低輸出阻抗之高速輸出電壓之工作裝置。輸出驅動器可被提供于部分反應最大可能性為基礎硬盤機之資料寫入電路中。具內部可規劃工作電阻裝置之寫入輸出驅動器系提供可驅動高速輸出訊號之環境穩定電路。
寫入輸出驅動器實施例可包含尾端電流源；差分轉換電路；內部工作電路；及第二偏壓訊號產生器。尾端電流源系被耦合于尾端電流節點及負供電電壓節點之間。尾端電流源可反應被施加于第一偏壓輸入節點處之第一偏壓訊號而產生尾端電流。尾端電流系與第一偏壓訊號呈正比。尾端電流源系被偏壓提供第一輸出節點及第二輸出節點處之預期電流。
差分轉換電路包含可接收差分輸入電壓之輸入節點。差分轉換系被耦合尾端電流節點且可被配置響應輸入電壓來選擇性轉換第一輸出節點及第二輸出節點間之尾端電流。
內部工作電路系被耦合第一輸出節點及第二輸出節點。內部工作電路包含可接收第二偏壓訊號之第二偏壓訊號輸入節點。工作電路具有可基于第二偏壓訊號規劃之輸出阻抗。
一實例中，第二偏壓訊號產生器可控制第二偏壓訊號以補償因周圍波動所造成工作電路之輸出阻抗改變。第二偏壓訊號產生器具有被以低容限電阻裝置校準之輸出阻抗。第二偏壓訊號產生器之輸出阻抗系被校準至與內部工作電路正比匹配之阻抗。
可驅動高速訊號之方法實施例系包含接收差分訊號輸入之高速電壓訊號；響應差分電壓輸入處之高速電壓訊號來選擇性轉換第一輸出節點及第二輸出節點間之尾端電流；規劃內部工作電路以響應第一輸出節點及第二輸出節點處之尾端電流來產生第一輸出節點及第二輸出節點處之具有低輸出阻抗之輸出電壓；校準內部偏壓源以具有實質與內部工作電路輸出阻抗匹配之輸出阻抗；及控制被校準偏壓源以提供偏壓來維持內部工作電路之實質固定輸出阻抗。
上述本發明摘要之討論僅由介紹來提供。此部份并不限制界定本發明范圍之申請專利范圍。本發明之附帶目標及優點將被詳述于以下說明，且部分將可從該說明中明了或可藉由實施本發明來得知。本發明之目標及優點可藉由特別被指出于申請專利范圍中之方法及組合來了解及獲得。
圖標簡單說明
圖1A為被耦合主裝置之硬盤機決狀圖；圖1B描繪硬盤機之讀/寫信道塊狀圖；圖2為具有內部可規劃工作電阻裝置之寫入輸出驅動器實施例略圖；圖3為用于寫入輸出驅動器之偏壓訊號產生器實施例略圖；圖4為用于寫入輸出驅動器之參考電流源實施例略圖；圖5為內部工作電路之實施例略圖；圖6為用于寫入輸出驅動器之替代實施例略圖；圖7為用于驅動高速電壓訊號之方法流程圖。
詳細說明在此說明之實施例系有關部分反應最大可能性為基礎之讀/寫信道。讀/寫信道系被與硬盤機之讀/寫頭耦合。在此，”耦合”一詞系被定義意指直接被連接至或間接連接一個以上中介組件。該中介組件可包含硬件及軟件為基礎之組件。寫入操作期間，讀/寫信道可將來自主裝置之數字資料轉換為電子脈沖。電子脈沖可控制讀/寫頭以磁性記錄資料至硬盤機。讀取操作期間，讀/寫信道可接收被讀/寫頭磁性感測之模擬波形。讀/寫信道可轉換該波形為數字資料。
被描繪實施例系提供可轉換表示將被記錄之數字資料之高速訊號之寫入輸出驅動器。輸出驅動器電路系包含具有可規劃輸出電阻之內部工作裝置。該內部電阻可產生與高速電壓輸入正比之差分輸出電壓。工作電阻裝置之阻抗系被內部偏壓電路控制。該偏壓電路系被校準具有被匹配該工作電阻裝置之輸出阻抗。偏壓電路可提供偏壓訊號至工作裝置以補償因周圍波動，如溫度所造成之阻抗變化。具內部可規劃工作電阻裝置之輸出驅動器可于改變環境條件下來驅動高速電壓輸出，且可被當作近端傳輸線端子。
本實施例將參考第一至七圖來解釋。現在參考第一圖，被與主裝置112耦合之硬盤機100塊狀圖系被顯示。為簡化起見，如伺服/致動器馬達控制之某些組件并無圖標。硬盤機100系包含磁性表面即轉軸馬達102，讀/寫頭及致動器組件104，前置放大器106，讀/寫信道108及控制器110。前置放大器106系經由接口114及116被與讀/寫信道108耦合。控制器110可經由接口118及120與讀/寫信道108互連。
為了從硬盤機100讀取，主裝置112可提供辨識磁盤驅動器上之資料位置，如圓柱及扇形地址。控制器110可接收此地址并決定磁盤102上之資料位置。控制器110接著將讀/寫頭移入數據適當位置于讀/寫頭104下旋轉。當資料旋轉于讀/寫頭104下時，讀/寫頭104可感測磁通反轉出現與否，產生模擬訊號資料流。此資料系被傳送至前置放大器106，其可放大訊號及經由接口114傳送該資料至讀/寫信道108。如以下討論，讀/寫信道可接收來自前置放大器106之被放大模擬波形，并將此波形譯碼為其代表之數字二進制數據。此數字二進制數據接著經由接口118被傳送至控制器110。控制器110可將硬盤機100及主裝置112互連且可包含如快取或錯誤偵測/修改供之額外功能，預期可增加硬盤機100之操作速度及/或可靠性。
針對寫入操作，主裝置112提供將被寫入之二進制數字資料及寫入該數據之位置，如圓柱及扇形地址給控制器110。控制器110可將讀/寫頭104移至指定位置，并經由接口120傳送將被寫入之二進制數字資料至讀/寫信道108。讀/寫信道108接收二進制數字數據，將其譯碼并產生備用來驅動讀/寫頭104至告知適當磁通反轉之模擬訊號至代表二進制數字資料之磁盤102。該訊號系經由驅動讀/寫頭104之接口116被傳送至前置放大器106。
參考圖1B，讀/寫信道108例系被顯示支持用于圖1A之硬盤機100之部分反應最大可能性編碼技術。為簡化起見，某些組件已被刪除。讀/寫信道108可被當作使用互補金屬氧化半導體(“CMOS”)處理具有0。18微米有效信道長度之晶體管之集成電路。將了解其它處理技術及特征尺寸可被使用且在此被揭示之電路可進一步被與其它包含如硬盤控制器邏輯之硬盤電子裝置之電路整合。如所述，讀/寫信道108可轉換于二進制數字信息及代表磁盤102上磁通之模擬訊號之間。讀/寫信道108系被分為兩個主區段，讀取路徑156及寫入路徑158。讀/寫信道可進一步包含時脈合成器154。時脈合成器可產生操作讀/寫信道108所需之時脈訊號。時脈合成器154例系包含鎖相回路(“PLL”)(無圖標)，其具有電壓控制振蕩器及各種時脈分割器來產生所須頻率。
讀取路徑156包含衰減電路/輸入電阻122，可變增益放大器(“VGA”)，磁阻非對稱線性化器(“MAR”)126，連續時間濾波器(“CTF”)128，緩沖器130，模擬數字轉換器(“ADC”)132，有限脈沖響應(FIR)濾波器134，內插時序回復(“ITR”)電路136，Viterbi算術偵測器138，配類譯碼器140，及掃描寬度限制(“RLL”)譯碼器142。被讀/寫頭104感測自磁盤102之被放大磁性訊號系經由接口114被讀/寫信道108接收。代表被感測磁性訊號之模擬訊號波形系首先被傳送通過輸入電阻122，其可做為衰減訊號且解釋任何輸入電阻之轉換電路。該衰減訊號接著被傳送至可放大訊號之可變增益放大器124。被放大訊號接著被傳送至可針對任何被記錄處理所創造之扭曲來調整訊號之磁阻非對稱線性化器126。本質上，磁阻非對稱線性化器126可執行寫入路徑158中之寫入前置補償電路150之相反功能。該訊號接著被傳送通過本質上為低通濾波器之連續時間濾波器128以濾出噪聲。被過濾噪聲接著經由可采集模擬訊號并將其轉換為數字訊號之緩沖器130而被傳送至模擬數字轉換器132。該數字訊號接著被傳送至有限脈沖響應濾波器134且接著至時序回復電路136。時序回復電路136可以回授指向被連接(無圖標)至有限脈沖響應濾波器134，磁阻非對稱線性化器126及可變增益放大器124依據被接收訊號來調整這些電路以提供時序補償。有限脈沖響應濾波器134例可為10分接有限脈沖響應濾波器。數字訊號接著被傳送至可使用數字訊號處理技術決定被該數字訊號代表之二進制位圖案之Viterbi算術偵測器138。Viterbi算術偵測器138例系使用32狀態Viterbi處理器。被數字訊號代表之二進制數據接著被傳送至可移除配類位之配類譯碼器140且接著被傳送至掃描寬度限制譯碼器142。掃描寬度限制譯碼器142可譯碼掃描寬度限制編碼符號至實際二進制數據。此資料接著經由接口118被傳送至控制器110。
寫入路徑158可包含并聯串聯轉換器144，掃描寬度限制編碼器146，配類編碼器148，寫入預補償電路150及寫入輸出驅動器電路152。并聯串聯轉換器144可經由接口120一次8位接收來自主裝置112之資料。轉換器144可串聯輸入數據并傳送序列比特流至掃描寬度限制編碼器146。掃描寬度限制編碼器146可依據用于記錄于磁盤102上之掃描寬度限制算術而將該序列比特流編碼為符號二進制序列。掃描寬度限制編碼器例可使用32/33位符號碼來確保磁通反轉被適當隔開且無磁通反轉之長掃描資料不被記錄。掃描寬度限制編碼資料接著被傳送至可添加配類位至資料之配類編碼器148。配類編碼器148例中，奇數配類系被用來確保0及1之長掃描因該被紀錄資料之磁性特性而不被記錄。該訊號系被傳送至可動態調整比特流脈沖寬度以解釋記錄處理中之磁性扭曲之寫入預補償電路150。被調整訊號經由接口116被傳送至可驅動訊號至前置放大器106之驅動器電路152以驅動讀/寫頭104并記錄該資料。驅動器電路152例可包含可產生差分輸出至前置放大器106之復制射極耦合邏輯(“PECL”)驅動器電路。
現在參考圖3，包含內部工作電路214之寫入輸出驅動器電路152系被顯示。輸出驅動器152可提供內部可規劃工作電路給集成電路以提供低阻抗輸出給高速輸出訊號。即使周圍變動，輸出驅動器之輸出阻抗系可被控制維持實質固定輸出電壓大小于實質固定輸出阻抗。此外，輸出驅動器152系被配置提供輸出訊號給近端傳輸。輸出驅動器152系被配置提供先前技術輸出驅動器之增加頻率給輸出訊號。
輸出驅動器152具有電壓輸入202，電壓輸出204及第一偏壓訊號輸入節點206。輸出驅動器152系被耦合于正供電電壓節點208及負供電電壓節點230之間。一實施例中，實質等于或小于3.3伏特之正供電電壓系被施加于正供電電壓節點208，而實質0伏特(接地)之負供電電壓系被施加于負供電電壓節點230。
輸出驅動器152可接收電壓輸入202處之高速差分電壓輸入及第一偏壓訊號輸入節點206處之及第一偏壓訊號。輸出驅動器152可產生電壓輸出204處之輸出電壓訊號。電壓輸出204具有被匹配至其被耦合之電路之輸出阻抗。一實施例中，電壓輸出204之阻抗介于20歐姆及60歐姆之間。輸出電壓訊號系正比于差分電壓輸入訊號。電壓輸出訊號與差分電壓輸入訊號之正比關系系被建立于第一輸入偏壓訊號基礎上。一實施例中，輸入電壓訊號具有實質等于或小于1.8伏特之大小，而輸出電壓訊號具有實質等于500毫伏特之大小。輸出電壓訊號大小可隨第一偏壓輸入訊號而變。
輸出驅動器152包含尾端電流源210，差分轉換電路(“轉換電路”)212，內部工作電路214及第二差分訊號產生器216。尾端電流源210被耦合于負供電電壓節點230及電流節點228之間。尾端電流源210進一步被耦合及第一偏壓訊號輸入節點206。尾端電流源210系被配置汲取電流節點228處之電流以響應第一偏壓訊號輸入節點206處之第一偏壓訊號。尾端電流源210可在第一偏壓訊號基礎下控制從電流節點228至負供電電壓節點230之尾端電流。一實施例中，尾端電流源210可為一個或更多N信道金屬氧化半導體晶體管，其具有被耦合電流節點228之汲極，被耦合負供電電壓節點230之源極，及被耦合第一偏壓訊號輸入節點206之閘極。當尾端電流源210被配置為N信道金屬氧化半導體晶體管時，尾端電流系為源極對汲極電流。
轉換電路212系被耦合電流節點228處之尾端電流源及電壓輸入202。轉換電路212可選擇性轉換尾端電流至第一輸出節點222及至第二輸出節點224。轉換電路212可在電壓輸入202處之差分電壓輸入訊號基礎下轉換尾端電流。例如，差分電壓輸入訊號具有1.8伏特之大小。轉換電路可于差分電壓輸入訊號具有正1.8伏特大小時轉換尾端電流至第一輸出節點222，且于差分電壓輸入訊號具有負1.8伏特大小時轉換尾端電流至第二輸出節點224。
一實施例中，轉換電路212包含第一N信道金屬氧化半導體晶體管218及第二N信道金屬氧化半導體晶體管220。第一N信道金屬氧化半導體晶體管218及第二N信道金屬氧化半導體晶體管220系被配置為差分轉換電路。第一N信道金屬氧化半導體晶體管218具有被耦合第一輸出節點222之汲極，被耦合電流節點228之源極，及被耦合電壓輸入202之閘極。第二N信道金屬氧化半導體晶體管220具有被耦合第二輸出節點224之汲極，被耦合電流節點228之源極，及被耦合電壓輸入202之閘極。
內部工作電路214被耦合第一輸出節點222及第二輸出節點224處之轉換電路212，及被耦合及第二偏壓訊號節點226處之第二偏壓訊號產生器216。內部工作電路214可進一步被耦合正供電電壓節點208。內部工作電路214可產生輸出節點222及224處之輸出電壓以響應輸出節點222及224處之尾端電流。內部工作電路214具有被建立于第二偏壓訊號基礎下之可規劃輸出阻抗。輸出節點222及224處之尾端電流可因被耦合于正供電電壓節點208及輸出節點222及224間之工作電路之可規劃輸出阻抗而創造出輸出節點222及224處之電位。一實施例中，工作電路214包含匹配P信道金屬氧化半導體晶體管配對，其包含第一工作P信道金屬氧化半導體晶體管232及第二工作P信道金屬氧化半導體晶體管234。工作P信道金屬氧化半導體晶體管232及234系被配置為工作電阻裝置。工作P信道金屬氧化半導體晶體管232及234具有被耦合正供電電壓節點208之源極及被耦合及第二偏壓訊號節點226之閘極。第一工作P信道金屬氧化半導體晶體管232具有被耦合第一輸出節點222之汲極，而第二工作P信道金屬氧化半導體晶體管234具有被耦合第二輸出節點224之汲極。第二偏壓訊號產生器216被耦合第二偏壓訊號節點226處之工作電路。第二偏壓訊號產生器216可產生第二偏壓訊號節點226處之第二偏壓訊號。第二偏壓訊號產生器216可維持工作電路之實質固定阻抗。第二偏壓訊號產生器216可變異第二偏壓訊號節點226處之第二偏壓訊號以補償P信道金屬氧化半導體晶體管232及234因周圍溫度改變而造成之阻抗改變。一實施例中，第二偏壓訊號產生器216具有被校準匹配P信道金屬氧化半導體晶體管232及234阻抗之輸出阻抗。第二偏壓訊號產生器之輸出阻抗系使用低容限電阻裝置來校準。一實施例中，低容限外部電阻裝置系為外部電阻。
現在參考圖3，第二偏壓訊號產生器(“偏壓產生器”)216系被顯示。第二偏壓訊號產生器216系被配置為偏壓源。第二偏壓訊號產生器216包含復制晶體管308，錯誤放大器306，參考電壓源302及參考電流源304。當第二偏壓訊號產生器216被配置為偏壓源時，第二偏壓訊號系等于偏壓VB2。
復制晶體管308系被配置接收參考電流Iref。復制晶體管308具有被耦合正供電電壓節點208之源極，被耦合參考電流節點324之汲極，及被耦合第二偏壓訊號節點226之閘極。復制晶體管308系被配置具有源極對閘極電壓為基礎之可規劃源極對汲極電阻復制晶體管308具有實質被匹配P信道金屬氧化半導體晶體管232及234之輸出阻抗。復制晶體管308之輸出阻抗可隨P信道金屬氧化半導體晶體管232及234之阻抗呈實質線性變化。當P信道金屬氧化半導體晶體管232及234之阻抗因溫度變化而改變時，復制晶體管308之阻抗將會追隨阻抗變化。當復制晶體管308之阻抗改變時，第二偏壓VB2系被調整以補償P信道金屬氧化半導體晶體管232及234之阻抗改變。
錯誤放大器306可控制P信道金屬氧化半導體晶體管232及234以提供獨立于周圍變化之相當固定阻抗。錯誤放大器306具有被耦合參考電壓節點322之反向輸入，被耦合參考電壓節點之正向輸入，及被耦合第二偏壓訊號節點226之輸出。錯誤放大器306之輸出可提供第二偏壓訊號節點226處之第二偏壓。錯誤放大器306系被配置在參考電壓節點322處之電壓基礎下來控制參考電流節點324處之電壓。錯誤放大器306可提供第二偏壓訊號節點226處之復制晶體管308之閘極電壓。復制晶體管308之輸出阻抗可藉由控制復制晶體管之源極對閘極電壓來校準提供實質等于參考電壓V3之汲極對源極電壓V4。
參考電壓源302系被耦合于正供電電壓節點208及負供電電壓節點230之間。參考電壓源302可產生參考電壓節點322處之參考電壓V3。參考電壓V3系被參考為被施加于正供電電壓節點處之正供電電壓，及被施加于帶隙參考節點326處之帶隙參考電壓。參考電壓源302包含第二參考電流源310及工作裝置312。第二參考電流源310系被耦合于參考電壓節點322及負供電電壓節點230之間。第二參考電流源310可提供參考電壓節點322處之電流I1。
工作裝置312系被耦合于正供電電壓節點208及負供電電壓節點230之間。工作裝置312具有阻抗R2。工作裝置312可產生參考電壓節點322處之參考電壓V3以響應參考電壓節點322處之參考電流I1。一實施例中，工作裝置312為具有實質10仟歐姆阻抗之電阻器。第二參考電流源310包含第二參考電流晶體管314，電阻裝置318及第二放大器316。第二參考電流源310可包含帶隙參考電壓產生器320，其被配置產生帶隙參考節點326處之帶隙參考電壓V1。第二參考電流晶體管314具有被耦合參考電壓節點322之汲極，被耦合第一參考晶體管源極節點328之源極，及被耦合第一參考晶體管閘極節點330之閘極。第二參考電流晶體管314被配置產生參考電壓節點322處之參考電流I1。
電阻裝置318系被耦合于負供電電壓節點230及參考晶體管源極節點328之間。電阻裝置318具有阻抗R1且被配置提供預期參考電流I1。一實施例中，電阻裝置具有實質24仟歐姆之阻抗R1。
第二放大器316具有被耦合參考晶體管源極節點328之反向輸入及被耦合帶隙參考節點326之正向輸入。錯誤第二放大器316具有被耦合參考晶體管閘極節點330之輸出。第二放大器316可控制參考晶體管源極節點328處之電壓V2。
第一參考電流源304系被耦合于參考電壓節點324及負供電電壓節點230。第一參考電流源304可汲取參考電壓節點處之被校準參考電流Iref。參考電流Iref可建立復制晶體管308之源極對閘極電流并藉此規劃復制晶體管308之阻抗。
現在參考圖4，第一參考電流源304之實施例電路系被顯示。第一電流源304包含第一參考電流晶體管414，低容限電阻裝置418及第一放大器416。第一參考電流源304可包含帶隙參考電壓產生器320，其被配置產生帶隙參考節點326處之帶隙參考電壓V1。
第一參考電流晶體管414具有被耦合參考電壓節點324之汲極，被耦合第一參考晶體管汲極節點428之源極，及被耦合第一參考晶體管閘極節點之閘極，該第一參考電流晶體管被操作產生參考電壓節點324及第一參考晶體管汲極節點428間之參考電流Iref。
低容限電阻裝置418被耦合負供電電壓節點230及第一參考晶體管汲極節點428。電阻裝置418系為具有阻抗Rcal之精確電阻組件。電阻裝置418系被校準提供預期參考電流Iref。預期參考電流Iref與電阻裝置418之電阻成反比。阻抗Rcal實質介于500歐姆及20仟歐姆之間且具有低于15％之容限。一實施例中，電阻裝置系為被耦合第一參考電流源304之外部電阻。另一實施例中，電阻裝置可被雷射熔蝕以提供具有低于15％之容限之阻抗Rcal。
第一放大器416具有被耦合參考晶體管汲極節點428之反向輸入，被耦合帶隙參考節點326之正向輸入，及被耦合第一參考晶體管閘極節點430之輸出。第一放大器416可控制第一參考晶體管汲極節點428處之電壓來提供流經低容限電阻裝置418之實質穩定參考電流Iref。一實施例中，第二參考電流晶體管314及第一參考電流晶體管414系為具有約0.18微米信道寬度及操作于1.8或較少伏特之各N信道金屬氧化半導體晶體管。第一放大器416，第二放大器316及錯誤放大器306系為具有實質介于40dB及80dB間之運算放大器電路。帶隙參考電壓產生器320可為被配置提供帶隙參考電壓之任何內部電壓產生器。一實施例中，帶隙參考電壓實質介于1.1及1.3伏特之間。
現在參考圖5，第一參考電流源304之實施例電路系被顯示。內部工作電路214之替代實施例系被顯示。內部工作電路214系包含被耦合第一輸出節點222之第一復數P信道金屬氧化半導體晶體管532，及被耦合第二輸出節點224之第二復數P信道金屬氧化半導體晶體管534。P信道金屬氧化半導體晶體管532及534系被配置為工作電阻裝置。P信道金屬氧化半導體晶體管532及534各具有被耦合正供電電壓節點208之源極。第一復數P信道金屬氧化半導體晶體管532各具有被耦合第一輸出節點222之汲極，而第二復數P信道金屬氧化半導體晶體管534各具有被耦合第二輸出節點224之汲極。P信道金屬氧化半導體晶體管各具有被選擇以第二偏壓訊號節點226或正供電電壓節點208轉換之閘極。輸出節點222及224可藉由選擇性轉換閘極至正供電電壓節點208或第二偏壓訊號節點226來規劃。當P信道金屬氧化半導體晶體管532及534之一之閘極被耦合正供電電壓節點時，P信道金屬氧化半導體晶體管關閉并增加輸出節點222及224處之輸出阻抗。可替代是，當P信道金屬氧化半導體晶體管532及534之一之閘極被耦合第二偏壓訊號節點226時，晶體管開啟并降低輸出節點222及224處之輸出阻抗。復數晶體管532及534可各具有實質相同信道長度及寬度。復數P信道金屬氧化半導體晶體管532及534可包含任何數量之復數P信道金屬氧化半導體晶體管。一實施例中，復數P信道金屬氧化半導體晶體管532及534各包含63P信道金屬氧化半導體晶體管之最大數。
另一實施例中，復數P信道金屬氧化半導體晶體管532及534系具有實質相同信道長度及二進制加權信道長度。明確說，第N個P信道金屬氧化半導體晶體管系具有等于2(N-1)*W0之寬度WN，其中W0為具有復數個NP信道金屬氧化半導體晶體管532及534最短信道之晶體管之信道寬度。由于P信道金屬氧化半導體晶體管532及534各具有二進制加權信道寬度，所以各復數P信道金屬氧化半導體晶體管系具有先前晶體管一半阻抗之阻抗。
現在參考圖6，寫入輸出驅動器152之實施例電路系被顯示配置提供可規劃共有模式輸出電壓。可規劃共有模式輸出電壓之實施例系包含圖2之寫入輸出驅動器152，共有模式工作裝置602及第三偏壓訊號產生器616。共有模式工作裝置602包含被耦合供電電壓節點208之汲極及被耦合正供電電壓節點608之源極。共有模式工作裝置602包含被耦合及第三偏壓訊號產生器616之閘極。一實施例中，第三偏壓訊號產生器616系如所述針對圖3之第二偏壓訊號產生器216被配置。第三偏壓訊號產生器616系被配置藉由變異被提供至共有模式工作裝置602之第三偏壓訊號來控制輸出節點222及224處之共有模式輸出電壓。一實施例中，共有模式工作裝置602系為具有10歐姆阻抗之電阻器。另一實施例中，共有模式工作裝置602系為P信道金屬氧化半導體晶體管，其被配置為具有第三偏壓訊號為基礎之可規劃電阻之電阻裝置。進一步實施例中，共有模式工作可被配置為如圖5所示之復數P信道金屬氧化半導體晶體管。
現在參考圖7，用于驅動高速訊號之方法實施例之流程圖700，該方法包含接收702差分電壓輸入處之高速電壓訊號，選擇性轉換704尾端電流，規劃706內部工作電路，校準508內部偏壓訊號源及控制710該被校準偏壓源。
選擇性轉換704尾端電流系包含轉換尾端電流至第一輸出節點及第二輸出節點。尾端電流系被轉換至第一輸出節點及第二輸出節點以響應被接收于差分電壓輸入處之高速電壓訊號。
規劃706包含調整被耦合第一輸出節點及第二輸出節點之可規劃電阻工作電路以產生具有低輸出阻抗之輸出電壓。規劃706可進一步包含調整被耦合第一輸出節點及第二輸出節點之匹配P信道金屬氧化半導體晶體管配對之阻抗以提供預期輸出電壓。
校準708可包含調整內部偏壓訊號源之阻抗來產生偏壓訊號輸出處之偏壓訊號。偏壓訊號輸出具有實際被匹配內部工作電路之輸出阻抗之輸出阻抗。一實施例中，校準508系包含設定復制晶體管之阻抗以具有相同于P信道金屬氧化半導體晶體管匹配配對晶體管之阻抗。復制晶體管之阻抗系藉由設定被耦合于此之低容限電阻器之電阻來設定。
控制710可包含提供偏壓至匹配配對P信道金屬氧化半導體晶體管以維持內部工作電路之實質固定輸出阻抗。具內部可規劃工作電阻之寫入輸出驅動器所有組件系可以讀/寫信道被整合于單集成電路半導體芯片上。可替代是，寫入輸出驅動器某些或所有組件可被實施于讀/寫信道外部之一個或更多集成電路中。
雖然本發明特殊實施例已被顯示及說明，但仍可做修改。預期包含所有相等物之附帶申請專利范圍中可涵蓋所有該改變及修改。
權利要求
1.一種寫入輸出驅動器，包含一可變尾端電流源，可操作產生電流節點處之尾端電流，該尾端電流系與被提供于第一偏壓輸入處之第一偏壓訊號成比例；一差分轉換電路，被耦合該電流節點且被操作以選擇性轉換第一輸出節點及第二輸出節點間之該尾端電流以響應被提供于電壓輸入節點處之一輸入電壓；一內部工作電路，可操作產生該第一輸出節點及該第二輸出節點間之輸出電壓以響應該尾端電流，該工作電路具有以被接收于第二偏壓輸入節點之第二偏壓訊號為基礎之可規劃輸出阻抗；及一第二偏壓訊號產生器，可操作產生該第二偏壓輸入節點處之該第二偏壓訊號。
2.如申請專利范圍第1項之該寫入輸出驅動器，其中該可變尾端電流源系包含一N信道金屬氧化半導體晶體管，其被配置產生該電流節點處之尾端電流以響應該第一偏壓訊號。
3.如申請專利范圍第2項之該寫入輸出驅動器，其中該差分轉換電路系包含一差分N信道金屬氧化半導體晶體管配對，其被安排以該輸入電壓為基礎來選擇性轉換該第一輸出節點及該第二輸出節點間之該尾端電流。
4.如申請專利范圍第3項之該寫入輸出驅動器，其中該內部工作電路系包含一第一工作阻抗裝置，其具有以該第二偏壓訊號為基礎之可規劃輸出阻抗，該第一工作阻抗裝置被操作產生該第一輸出節點處之輸出電壓以響應該第一輸出節點處之該尾端電流；及一第二工作阻抗裝置，其具有以該第二偏壓訊號為基礎之可規劃輸出阻抗，該第二工作阻抗裝置被操作產生該第二輸出節點處之輸出電壓以響應該第二輸出節點處之該尾端電流。
5.如申請專利范圍第4項之該寫入輸出驅動器，其中該第一工作阻抗裝置及該第二工作阻抗裝置系包含一匹配P信道金屬氧化半導體晶體管配對，其具有被配置為可規劃電阻器及具有以該第二偏壓訊號為基礎之輸出阻抗之P信道金屬氧化半導體晶體管。
6.如申請專利范圍第5項之該寫入輸出驅動器，其中該偏壓訊號產生器系包含一偏壓源，而該第二偏壓訊號系包含被該偏壓源產生之第二偏壓。
7.如申請專利范圍第6項之該寫入輸出驅動器，其中該偏壓源具有被校準至該匹配P信道金屬氧化半導體晶體管配對之該阻抗之可變輸出阻抗。
8.如申請專利范圍第7項之該寫入輸出驅動器，其中該電壓源系可操作改變該第二偏壓以維持該P信道金屬氧化半導體晶體管配對之該輸出阻抗。
9.如申請專利范圍第8項之該寫入輸出驅動器，其中該偏壓源系包含一參考電壓源，被耦合于正供電電壓節點及負供電電壓節點之間，該參考電壓源可產生參考電壓節點處之一參考電壓；一第一參考電流源，被耦合于參考電流節點及負供電電壓節點之間，該第一參考電流源可汲取來自該參考電壓節點之被校準參考電流；一錯誤放大器，具有被耦合參考電壓節點之反向輸入，被耦合該參考電流節點之正向輸入，及被耦合該第二偏壓輸入節點之輸出；及一復制晶體管，具有被耦合該正供電電壓節點之源極，被耦合該參考電流節點之汲極，及被耦合該第二偏壓輸入節點之閘極，該復制晶體管系具有源極對閘極可規劃電阻且可操作提供該第二偏壓輸入節點之該第二偏壓。
10.如申請專利范圍第9項之該寫入輸出驅動器，其中該參考電壓源包含一第二參考電流源，被耦合于該參考電壓節點及該負供電電壓節點之間，該第二參考電流源可汲取該參考電壓節點處之第二參考電流；一工作裝置，被耦合于該正供電電壓節點及該參考電流節點之間，該工作裝置因應該參考電流以提供該參考電壓節點處之參考電壓。
11.如申請專利范圍第10項之該寫入輸出驅動器，其中該第一參考電流源包含一第一參考電流晶體管，具有被耦合該參考電流節點之源極，被耦合第一參考晶體管源極節點之源極，及被耦合第一參考晶體管閘極節點之閘極，該第一參考電流晶體管可操作產生該參考電流節點及該第一參考電流晶體管源極節點間之該參考電流；一第一電阻裝置，被耦合于該負供電電壓節點及該第一參考晶體管源極節點之間，該第一電阻裝置具有低容限且被校準為預期參考電流，該預期參考電流與該第一電阻裝置成反比；及一第一放大器，具有被耦合該第一參考晶體管源極節點之反向輸入，被耦合帶隙參考節點之正向輸入，及被耦合第一參考電流閘極節點之輸出，該第一放大器可操作控制流經該第一參考電流晶體管之該參考電流。
12.如申請專利范圍第11項之該寫入輸出驅動器，其中該第二參考電流源包含一第二參考電流晶體管，具有被耦合該參考電壓節點之源極，被耦合第二參考晶體管源極節點之源極，及被耦合第二參考晶體管閘極節點之閘極，該第二參考電流晶體管可操作產生該參考電壓節點處之第二參考電流；一第二電阻裝置，被耦合于該負供電電壓節點及該第二參考晶體管源極節點之間，該第二電阻裝置可提供該參考電壓節點處之預期參考電壓，該參考電壓與該第二電阻裝置成正比；及一第二放大器，具有被耦合該第二參考電流汲極節點之反向輸入，被耦合該帶隙參考節點之正向輸入，及被耦合第二參考閘極節點之輸出，該第二放大器可操作控制流經該第二參考電流晶體管之該第二參考電流。
13.如申請專利范圍第12項之該寫入輸出驅動器，其中該復制晶體管系包含具有可規劃汲極對源極阻抗之P信道金屬氧化半導體晶體管，該汲極對源極阻抗系被規劃針對被匹配P信道金屬氧化半導體晶體管配對之各P信道金屬氧化半導體晶體管正比匹配該阻抗。
14.如申請專利范圍第13項之該寫入輸出驅動器，其中該第一參考晶體管及該第二參考晶體管各包含至少一N信道金屬氧化半導體晶體管。
15.如申請專利范圍第14項之該寫入輸出驅動器，其中該錯誤放大器，第一放大器，及該第二放大器各包含具有大于40dB之增益之運算放大器。
16.如申請專利范圍第15項之該寫入輸出驅動器，其中該第一工作阻抗裝置及該第二工作阻抗裝置各包含具有N晶體管，而各晶體管具有實質相等信道長度及信道寬度之P信道金屬氧化半導體晶體管數組。
17.如申請專利范圍第16項之該寫入輸出驅動器，其中第i個P信道金屬氧化半導體晶體管系具有實質等于2(i-1)*W0之信道寬度，其中i為1至N，N為晶體管數而W0為具有最小信道寬度之晶體管之信道寬度。
18.如申請專利范圍第17項之該寫入輸出驅動器，其中該第一電阻裝置系包含具有低于15％之容限之低容限外部電阻。
19.如申請專利范圍第18項之該寫入輸出驅動器，其中該第一電阻裝置系包含低容限內部電阻。
20.如申請專利范圍第19項之該寫入輸出驅動器，其中該低容限內部電阻系為多晶硅雷射熔蝕電阻。
21.如申請專利范圍第20項之該寫入輸出驅動器，包含一可規劃共有模式工作裝置，具有被耦合正供電電壓節點之源極，被耦合內部工作裝置之汲極及被耦合第三偏壓訊號節點之閘極；及一第三偏壓訊號產生器，可操作產生該第二偏壓輸入節點處之第三偏壓訊號。
22.如申請專利范圍第21項之該寫入輸出驅動器，其中該共有模式工作裝置系為被配置為電阻裝置之P信道金屬氧化半導體晶體管。
23.如申請專利范圍第22項之該寫入輸出驅動器，其中該可規劃共有模式工作裝置系包含具有N晶體管，而各晶體管具有實質相等信道長度及信道寬度之P信道金屬氧化半導體晶體管數組。
24.如申請專利范圍第23項之該寫入輸出驅動器，其中第i個P信道金屬氧化半導體晶體管系具有實質等于2(i-1)*W0之信道寬度，其中i為1至N，N為晶體管數而W0為具有最小信道寬度之晶體管之信道寬度。
25.如申請專利范圍第21項之該寫入輸出驅動器，其中該共有模式工作裝置系為電阻。
26.一種用于驅動高速訊號之方法，該方法包含動作為接收差分電壓輸入處之高速電壓訊號；選擇性轉換第一輸出節點及第二輸出節點間之尾端電流以響應差分電壓輸入處之該高速電壓訊號；規劃內部工作電路以產生該第一輸出節點及該第二輸出節點處之具有低輸出阻抗之輸出電壓以響應該第一輸出節點及該第二輸出節點處之尾端電流；校準內部偏壓訊號源以產生具有實質匹配該內部工作電路之該輸出阻抗之輸出阻抗之輸出處之偏壓；及控制該被校準偏壓以提供偏壓維持該內部工作電路之實質固定輸出阻抗。
27.如申請專利范圍第21項之該方法，其中該規劃該內部工作電路動作系包含調整被耦合該第一輸出節點及該第二輸出節點之匹配P信道金屬氧化半導體晶體管配對之輸出阻抗以提供預期輸出電壓。
28.如申請專利范圍第22項之該方法，其中該校準內部偏壓訊號源動作系包含調整具低容限電阻裝置之復制晶體管之閘極對源極電壓，該復制晶體管系被配置具有可匹配P信道金屬氧化半導體晶體管配對阻抗之阻抗。
29.如申請專利范圍第23項之該方法，其中該控制該輸出阻抗動作系包含變異該偏壓以補償該匹配P信道金屬氧化半導體晶體管配對之該輸出阻抗變動。
30.一種硬盤機，包含部份響應，最大可能性為基礎之讀/寫信道，其包含具內部可規劃工作電阻之寫入輸出驅動器。
31.如申請專利范圍第30項之該硬盤機，其中該寫入輸出驅動器包含一可變尾端電流源，可操作產生電流節點處之尾端電流，該尾端電流系與被提供于第一偏壓輸入處之第一偏壓訊號成正比；一差分轉換電路，被耦合該電流節點且被操作選擇性轉換第一輸出節點及第二輸出節點間之該尾端電流以響應被提供于電壓輸入節點處之輸入電壓；一內部工作電路，可操作產生該第一輸出節點及該第二輸出節點間之輸出電壓以響應該尾端電流，該工作電路具有以被接收于第二偏壓輸入節點之第二偏壓訊號為基礎之可規劃輸出阻抗；及一第二偏壓訊號產生器，可操作產生該第二偏壓輸入節點處之該第二偏壓訊號。
全文摘要
本案揭露一種具有內部可規劃工作電阻性裝置之寫入輸出驅動器，該寫入輸出驅動器提供一集成輸出驅動器電路，其被架構以提供近端傳輸線終止。與習用輸出驅動器比較，本輸出驅動器系經架構以提供具增加頻率之高速訊號傳輸。輸出驅動器之輸出阻抗系可規劃及維持實質固定，而無視乎環境之變化。一內部偏壓信號產生器亦被提供以控制該輸出驅動器之阻抗。
文檔編號G11B20/10GK1511315SQ02810649
公開日2004年7月7日 申請日期2002年5月22日 優先權日2001年5月25日
發明者S·賽勒斯安, E·巴赫, S 賽勒斯安 申請人:因芬尼昂技術股份公司