專利名稱：在存儲陣列中使用互補位的設備與方法
技術領域：
本發明涉及存儲陣列，更特別地，涉及在存儲陣列中為每個數據位存儲兩個位。
背景技術：
存儲器設備一般作為計算機中的內部存儲區提供。有幾種不同類型的存儲器。一種類型的存儲器是隨機存取存儲器(RAM)，一般在一個計算機環境中用作主存儲器。大多數RAM是易失性的，這是指它需要一個穩定的電流以維持它的內容。
動態隨機存取存儲器(DRAM)是RAM的一種類型。DRAM存儲器由存儲單元組成。每個單元或位包括一個晶體管和一個電容器。單元能夠將形為“1”或““0”位的信息作為電荷存儲在電容器中。由于電容器隨著時間過去將失去它的電荷，包含DRAM存儲器的存儲器設備必須包括邏輯電路以周期性地刷新(再充電)單元的電容器，否則信息將丟失。讀取一個單元中存儲的數據然后以預定的電壓電平將數據寫回這個單元，這樣就刷新了一個單元。所需的刷新操作是使DRAM存儲器為動態的而非靜態的。
然而單元正在被刷新時不能被處理器讀取。這致使包含DRAM的系統比包含RAM的系統慢。不過，DRAM比RAM更普遍地被使用，因為它們的電路更簡單和因為它們能容納四倍于RAM的數據。使用典型DRAM的另一個缺點是需要一些電源以持續地刷新單元。在包括存儲器設備的裝置被設計使用越來越少的電源時這個缺點變得突出。
為了上述原因，以及為了在下面陳述的對于本領域的技術人員在閱讀和理解本說明書后將是顯然的原因，在本領域中存在對其單元能在一段延長的時間段內不必被刷新而能工作正常的DRAM存儲器的需求。
概述本發明處理上面提到的有關非易失存儲器設備的問題和其它問題，并通過閱讀和研究下面的詳細描述將能理解這些問題。
在一個實施例中，公開一種具有存儲單元的折迭結構存儲陣列的DRAM存儲器設備，在平面圖中每個存儲單元具有6F2的面積。這個DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對。每對關聯的存儲單元包括存儲第一個個位的第一個個存儲單元，以及存儲為第一個個位的補碼的第二個個位的第二個個存儲單元。第一個個位和第二個個位構成一個數據位。一組讀出放大器被用來讀取存儲單元。每個讀出放大器連接到一個關聯的存儲單元對。而且，每個讀出放大器比較第一個個存儲單元的第一個個位和第二個個存儲單元的第二個個位之間的電壓以讀取數據位。
在一個實施例中，公開一種具有存儲單元的展開結構存儲陣列的DRAM存儲器設備，在平面圖中每個存儲單元具有6F2的面積。這個DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對和一組讀出放大器。每對關聯的存儲單元包括存儲第一個個位的第一個個存儲單元，以及存儲為第一個個位的補碼的第二個個位的第二個個存儲單元。第一個個位和第二個個位構成一個數據位。一組讀出放大器被用來讀取存儲單元。每個讀出放大器連接到一個關聯的存儲單元對。而且，每個讀出放大器比較第一個個存儲單元的第一個個位和第二個個存儲單元的第二個個位之間的電壓以讀取數據位。
在另一個實施例中，DRAM存儲器設備包括具有一組以折迭位線結構排列的存儲單元的存儲陣列，一組讀出放大器和一個控制邏輯電路。每個存儲單元具有6F2的面積并且每個存儲單元與另一個存儲單元關聯，其中每對關聯的存儲單元存儲構成一個數據位的互補的位。讀出放大器組用于讀取和刷新存儲單元。每個讀出放大器連接到一對關聯的存儲單元。控制邏輯電路用于控制存儲操作。更特別地，控制電路選擇性地同時激發連接到關聯的存儲單元的字線，因此連接到關聯的存儲單元對的讀出放大器能讀取和刷新存儲在關聯的存儲單元對中的數據位。
在另一個實施例中，DRAM存儲器設備包括具有一組以展開位線結構排列的存儲單元的存儲陣列，一組讀出放大器和一個控制邏輯電路。每個存儲單元具有6F2的面積并且每個存儲單元與另一個存儲單元關聯，其中每對關聯的存儲單元存儲構成一個數據位的互補的位。讀出放大器組用于讀取和刷新存儲單元。每個讀出放大器連接到一對關聯的存儲單元。控制邏輯電路用于控制存儲操作。更特別地，控制電路選擇性地同時激發連接到關聯的存儲單元的字線，因此連接到關聯的存儲單元對的讀出放大器能讀取和刷新存儲在關聯的存儲單元對中的數據位。
在另一個實施例中，存儲系統包括提供外部命令的處理器和DRAM存儲器設備。DRAM設備包括存儲陣列，讀出放大器和控制邏輯電路。存儲陣列具有以折迭位線結構排列的存儲單元。在平面圖中每個存儲單元具有6F2的面積。而且，每個存儲單元與另一個存儲單元關聯，其中每對關聯的存儲單元存儲互補的位構成一個數據位。讀出放大器用于對每對關聯存儲單元讀取數據位。連接每個讀出放大器以比較關聯的存儲單元對中的位的電壓。控制邏輯電路用于從所述處理器接收外部命令并控制存儲操作。更特別地，控制電路選擇性地同時激發連接到每個關聯的存儲單元的字線以讀取一個數據位。
在另一個實施例中，存儲系統包括提供外部命令的處理器和DRAM存儲器設備。DRAM設備包括存儲陣列，讀出放大器和控制邏輯電路。存儲陣列具有以展開位線結構排列的存儲單元。在平面圖中每個存儲單元具有6F2的面積。而且，每個存儲單元與另一個存儲單元關聯，其中每對關聯的存儲單元存儲互補的位構成一個數據位。讀出放大器用于對每對關聯存儲單元讀取數據位。連接每個讀出放大器以比較關聯的存儲單元對中的位的電壓。控制邏輯電路用于從所述處理器接收外部命令并控制存儲操作。更特別地，控制電路選擇性地同時激發連接到每個關聯的存儲單元的字線以讀取一個數據位。
在另一個實施例中，公開具有存儲單元的折迭結構存儲陣列的DRAM存儲器設備，其中在平面圖中每個存儲單元具有小于8F2的面積。所述DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對和一組讀出放大器。每對關聯的存儲單元包括存儲第一個個位的第一個個存儲單元以及存儲為所述第一個個位的補碼的第二個個位的第二個個存儲單元。第一個個位和第二個個位構成一個數據位。讀出放大器組用于讀取所述存儲單元。每個讀出放大器連接到一個關聯的存儲單元對。更特別地，每個讀出放大器比較第一個個存儲單元的第一個個位和第二個個存儲單元的第二個個位之間的電壓以讀取數據位。
在另一個實施例中，公開具有存儲單元的展開結構存儲陣列的DRAM存儲器設備，其中在平面圖中每個存儲單元具有小于8F2的面積。所述DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對和一組讀出放大器。每對關聯的存儲單元包括存儲第一個個位的第一個個存儲單元以及存儲為所述第一個個位的補碼的第二個個位的第二個個存儲單元。第一個個位和第二個個位構成一個數據位。讀出放大器組用于讀取所述存儲單元。每個讀出放大器連接到一個關聯的存儲單元對。更特別地，每個讀出放大器比較第一個個存儲單元的第一個個位和第二個個存儲單元的第二個個位之間的電壓以讀取數據位。
在另一個實施例中，公開操作具有一組存儲單元的折迭位線DRAM存儲陣列的方法，其特征在于，在平面圖中每個存儲單元面積為6F2。該方法包括在第一個個存儲單元中存儲第一個個位，以及在第二個個存儲單元中存儲與所述第一個個位互補的第二個個位，其特征在于，第一個個位和第二個個位構成一個數據位。
在另一個實施例中，公開操作具有一組存儲單元的展開位線DRAM存儲陣列的方法，其特征在于，在平面圖中每個存儲單元面積為6F2。該方法包括在第一個個存儲單元中存儲第一個個位，以及在第二個個存儲單元中存儲與所述第一個個位互補的第二個個位，其特征在于，第一個個位和第二個個位構成一個數據位。
在另一個實施例中，公開操作DRAM存儲器設備的方法，該DRAM存儲器設備具有包括以折迭位線結構排列的多個存儲單元的存儲陣列，其中每個存儲單元的面積為6F2。該方法包括在第一個個存儲單元中存儲電荷；以及在關聯的第二個個存儲單元中存儲互補的電荷，其中在第一個個存儲單元中的電荷和在關聯的第二個個存儲單元中的互補的電荷一起構成單個數據位。
在另一個實施例中，公開操作DRAM存儲器設備的方法，該DRAM存儲器設備具有包括以展開位線結構排列的多個存儲單元的存儲陣列，其中每個存儲單元的面積為6F2。該方法包括在第一個個存儲單元中存儲電荷；以及在關聯的第二個個存儲單元中存儲互補的電荷，其中在第一個個存儲單元中的電荷和在關聯的第二個個存儲單元中的互補的電荷一起構成單個數據位。
在另一個實施例中，公開在DRAM存儲器設備中刷新存儲單元的方法，該DRAM存儲器設備具有包括以折迭位線結構排列的多個存儲單元的存儲陣列，其中在平面圖中每個存儲單元面積為6F2。該方法包括在第一個個存儲單元中存儲第一個個位，以及在關聯的第二個個存儲單元中存儲互補的第二個個位，其中第一個個位和互補的第二個個位構成一個數據位，用讀出放大器比較第一個個存儲單元中的第一個個位和第二個個存儲單元中的第二個個位之間的電壓差以讀取數據位，恢復第一個個存儲單元中的第一個個位至預定電壓電平，以及恢復第二個個存儲單元中的第二個個位至預定電壓電平。
在另一個實施例中，公開在DRAM存儲器設備中刷新存儲單元的方法，該DRAM存儲器設備具有包括以展開位線結構排列的多個存儲單元的存儲陣列，其中在平面圖中每個存儲單元面積為6F2。該方法包括在第一個個存儲單元中存儲第一個個位，以及在關聯的第二個個存儲單元中存儲互補的第二個個位，其中第一個個位和互補的第二個個位構成一個數據位，用讀出放大器比較第一個個存儲單元中的第一個個位和第二個個存儲單元中的第二個個位之間的電壓差以讀取數據位，恢復第一個個存儲單元中的第一個個位至預定電壓電平，以及恢復第二個個存儲單元中的第二個個位至預定電壓電平。
在另一個實施例中，公開操作具有一組存儲單元的折迭位線DRAM存儲陣列的方法，其中在平面圖中每個存儲單元具有小于8F2的面積。該方法包括在第一個個存儲單元中存儲第一個個位，以及在第二個個存儲單元中存儲與第一個個位互補的第二個個位，其中所述第一個個位和第二個個位構成一個數據位。
在另一個實施例中，公開操作具有一組存儲單元的展開位線DRAM存儲陣列的方法，其中在平面圖中每個存儲單元具有小于8F2的面積。該方法包括在第一個個存儲單元中存儲第一個個位，以及在第二個個存儲單元中存儲與第一個個位互補的第二個個位，其中所述第一個個位和第二個個位構成一個數據位。
圖1是已有技術的DRAM存儲器的示意圖；圖2是已有技術的展開位線結構的平面圖；圖2A是已有技術的展開位線結構物理布局的示意圖；圖3是圖表，展示在已有技術中在典型的讀或寫操作期間的波形；圖4是已有技術的典型讀出放大器的示意圖；圖5是已有技術中折迭線結構物理布局的平面圖；圖5A是已有技術中折迭線結構物理布局的示意圖；圖6是本發明的存儲系統的方框圖；圖7是本發明的一個實施例的物理布局的示意圖，其中在展開結構位線陣列中的存儲單元具有6F2的面積；圖8是本發明的一個實施例的物理布局的示意圖，其中在折迭結構位線陣列中的存儲單元具有6F2的面積；圖9是本發明的一個實施例的物理布局的示意圖，其中在折迭位線陣列中的存儲單元具有6F2的面積，展示互補的存儲單元的位置并非互相鄰接；以及圖10是圖表，展示在本發明的一個實施例的典型讀或寫操作期間的波形。
詳細說明在下面首選實施例的詳細說明中，對附圖作出參考，這些附圖構成說明的一部分并且作為圖示本發明可實施的特定首選實施例在說明中展示。詳細地描述這些實施例足以能使本領域的熟練技術人員實施本發明，并且應理解可以使用其它實施例以及能夠不脫離本發明的精神和范圍作出邏輯的、機械的和電子的修改。因此不要在限制意義上理解下面的詳細說明，以及本發明的范圍只由權利要求及其等效技術方案來定義。
本發明以半密度模式操作DRAM存儲陣列。也就是說，本發明使用存儲陣列的兩個單元存儲每個數據位。雖然這個方法減少了存儲陣列的整個容量的一半，但是它有效地擴大在存儲單元刷新之間的時間間隔。這帶來超越已有技術的許多優點。為更好地理解本發明，首先提供更多的背景。
參考圖1，展示一個DRAM存儲單元200。單元200被示為具有一個電容202和一個存取晶體管204。電容202用于存儲電荷。電荷表示一位的信息。存取晶體管204作為電容202的開關。也就是說，存取晶體管204控制何時將電荷放置在電容202中，以及何時從電容202釋放電荷。一條字線連接到存取晶體管204的控制門。當單元被讀取時，字線激活晶體管204的控制門。一旦這種情況發生，存貯在電容202中的任何電荷(或沒有電荷)和一條連接到存取晶體管204的漏極的導電位線共享。然后由讀出放大器在位線中檢測這個電荷并接著處理它以確定單元200的位狀態。將選定數量的單元平鋪在一起，使得沿一條給定位線的單元不共用一條公共字線并且沿一條給定公共字線的單元不共用一條公共數位線，形成一個存儲陣列。典型的存儲陣列包含數千或數百萬個單元。
一個DRAM存儲陣列的部分的平面圖在圖2中展示。在這個DRAM存儲陣列布局實例中，單元被配對共用一個到位線(DL)的公共觸點，它通過消除重復減少陣列的尺寸。這個布局是以展開位線結構安排的，在這個結構中每個存儲單元具有一個等于6F2的面積。也就是說，存儲單元100的面積在這個布局中被描述為6F2。如圖2所示，圍繞存儲單元100畫了一個方框以示這個單元的外邊界。沿著存儲單元100的水平軸，這個方框包括半個線寬位線觸點102，一個線寬字線104，一個線寬電容器106，和半個線寬場效氧化物108，合計三個線寬。沿著存儲單元100的垂直軸，這個方框包含兩個半個線寬場效氧化物112、114和一個線寬激活區域116，合計兩個線寬。因此，單元100的總面積是3F*2F＝6F2。而且，如圖2所示，在一行中的單元對與該行中的其它單元對隔離。在這個展開位線結構實例中，這是通過接地選擇的字線(未標出)實現的。包括展開位線結構的DRAM電路設計的討論在Brent Keeth和Jacob Baker的DRAMCircuit Design，A Tutorial的1-103(IEEE出版社2001)提供，包括在此引用。
參考圖2A，展示展開位線DRAM陣列的部分的示意圖，其中單元具有6F2的面積。如所示，讀出放大器連接到位線D1和互補的位線D1*之間與D0和互補的位線D0*之間。具有1位的單元能表示為具有存貯在它們上面的+Vcc/2而具有0位的單元能表示為具有存貯在它們上面的-Vcc/2。要讀取一個存儲單元，首先要使連接到這個單元的位線和它的互補位線平衡在Vcc/2伏。在位線上施加Vcc/2偏壓，然后允許位線漂移使位線被平衡在Vcc/2伏。一旦位線已經被平衡在Vcc/2伏，由于其電容它們保持在這個狀態。一個至少高于Vcc一個晶體管Vth的電壓(這個電壓被稱為Vccp)然后被施加到連接這個要讀取單元的字線。例如，如果要讀取單元M1，在位線D0和D0*被平衡在Vcc/2之后向字線WL0施加電壓Vccp。在電容M1上的電荷被位線D0共享。響應這個共享的電荷時，位線D0中的電壓或者增加，如果單元M1存貯1位，或者減少，如果單元M1存貯0位。其后，讀取放大器220將位線D0中的電壓與位線D0*中的電壓比較。
參考圖3，展示在一個典型的讀取和寫入操作期間的波形，其中單元M1存儲著1位。在位線D0和位線D0*之間的電壓差或信號(Vsignal)的幅度是單元電容(Ccell)、位線電容(Cdigit)和訪問之前存儲在單元中電壓(Vcell)的函數。這能表示為Vsignal＝(Vcell*Ccell)/(Cdigit+Ccell)伏。例如，在一個設計中，其中Vcell＝1.65V，Ccell＝50fF，以及Cdigit＝300fF，產生一個235mV的Vsignal。
在已經訪問這個單元后，讀出發生。讀出是正確讀取數據和刷新單元所必需的。在圖4中展示一個簡化的典型讀出放大器實例。如圖4所示，讀出放大器包括一個Psense-amp和一個Nsense-amp。Psence-amp包括一個pMOS晶體管對，而Nsence-amp包括一個nMOS晶體管對。而且圖4中在Psense-amp上標著節點ACT(表示有源上拉)，而在Nsense-amp上標著節點NLAT*(Nsense-amp鎖存)。ACT和NLAT提供電源和接地。一開始，NLAT*被設置偏壓為Vcc/2而ACT被設置偏壓為Vss或信號地。由于，位線對D0和D0*都在Vcc/2，nMOS晶體管對和pMOS晶體管對斷開。當訪問一個連接到D0或D0*的單元時，在D0和D0*之間產生一個電壓差。在一條位線包含來自這個單元訪問的電荷時，另一條位線作為用于讀出操作的基準。
在訪問這個單元后，讀出放大器通常被順序激發，先是Nsense-amp，接著是Psence-amp。Nsense-amp是由將NLAT*帶向接地而被激發的。當在NLAT*與位線之間的電壓差接近Vth時，柵極連接到較高電壓位線的nMOS晶體管開始導通。這個導通引起低電壓位線向NLAT*電壓放電。最后，NLAT*將達到接地，而位線將被帶至接地電位。有時在激發Nsense-amp后，通過將ACT帶向Vcc激活Psense-amp。Psense-amp以與Nsense-amp互補的方式運行。隨著低電壓位線接近接地，存在一個強信號驅動適當的pMOS晶體管導通。這個導通通過高電壓位線對ACT充電，最后達到Vcc。在讀出操作期間刷新正在讀取單元的電容。這是通過在激活Psence-amp時保持單元的存取晶體管導通而完成的。單元電容在訪問這個單元之前具有的電荷被完全恢復。也就是說，對于1位電荷被恢復到Vcc而0位到GND。
DRAM普遍使用的結構是折迭線結構。在圖5中示出一個折迭線結構陣列的部分平面圖。在這個折迭線結構陣列中，每個單元被展示為具有8F2的面積。如所示的，在圖5中已經畫了一個方框以示一個單元的外邊界。沿著存儲單元120的水平軸，這個方框包括半個線寬位線觸點122、一個線寬字線124、一個線寬電容126、一個線寬聚乙烯128和半個線寬場效氧化物130，合計4個線寬。沿著單元120的垂直軸，這個方框包括兩個半個線寬場效氧化物132、134和一個線寬激活區域136，合計兩個線寬。因此，這個單元的面積是4F*2F＝8F2。
在8F2單元的面積上的增加是因為在陣列中單元的交錯。交錯單元允許每條字線連接到每隔一條位線的晶體管。要完成這種排列，每條字線必須象場聚乙烯一樣繞過在剩余位線上的存取晶體管。因此，存儲單元的交錯導致在增加兩個平方線寬的每個單元中的場聚乙烯。在折迭線結構中的8F2單元比在展開位線結構中的6F2單元大了約25％。參考圖5A，展示了折迭線結構的示意圖。圖5A還展示讀出放大器如何連接到單元。具有8F2面積的單元比具有6F2面積的單元更普遍地被使用于折迭線結構陣列，因為將它們包含到電路小片中時一般后者比前者更復雜。
在圖6中展示本發明的一個實施例。圖6示出一個依照本發明的DRAM存儲系統的有關部分的簡化方框圖。DRAM存儲系統300包括控制邏輯電路320以控制讀、寫、擦除和其它存儲操作。列地址緩沖器324和行地址緩沖器328適合于接收存儲器地址請求。刷新控制器/計數器326連接到行地址緩沖器328以控制存儲陣列322的刷新。行解碼電路330連接到行地址緩沖器328與存儲陣列322之間。列解碼電路332連接到列地址緩沖器324。讀出放大器-I/O門電路334連接列解碼電路332和存儲陣列322。DARM存儲器設備300還被展示為具有一個輸出緩沖器336和一個輸入緩沖器338。外部處理器340連接到存儲器設備300的控制邏輯電路320以提供外部命令。
在圖6中展示出存儲陣列322的互補單元M1和M1*，以說明關聯的存儲單元對是如何在本發明中實現的。互補的狀態或電荷被存儲在對應于一個數據位的M1和M1*中。字線WL0連接到M1和M1*的柵極。當字線WL0被激活時，存儲在單元M1中的電荷向位線DL0放電，并且存儲在單元M1*中的電荷向位線DL0*放電。位線DL0和位線DL0*被連接到電路334中的讀出放大器。雖然在圖6中M1和M1*被示為連接到一條字線WL0，本領域的熟練技術人員應理解能夠使用一對同時被激發(fire)的互補的字線(即WL0和WL0*)，以及本發明對于每對互補單元不受限于一條字線。
參考圖7，展示了本發明的一個實施例。在這個實施例中，使用存貯器單元具有6F2面積的展開位線陣列結構。如上所述，本發明為一個數據位存儲兩個位，其中這兩個位是互相互補的。也就是說，如果一個存儲單元代表1位(例如，+Vcc/2的電荷)，則互補的存儲單元代表0位(例如，-Vcc/2的電荷)。本發明向一條位線提供1位并向一條互補的位線提供0位，在其中向讀出放大器提供兩倍的差異。例如，參考圖7，一個數據位被存儲在單元M1和M1*中。存儲在M1中的電荷為+Vcc/2而存儲在M1*中的電荷為-Vcc/2。在一個實施例中，由平衡位線D0和D0*在Vcc/2開始一個刷新周期。字線WL0和WL0*隨后被同時激發引起單元M1和M1*與它們各自的位線D0和D0*共享它們的電荷(或沒有電荷)。接著讀出放大器240將位線D0中的電荷與位線D0*中的電荷比較以確定這個數據位。一旦讀出放大器240使單元M1和M1*被重新充電至它們各自的+Vcc/2和-Vcc/2電平，刷新周期完成。
參考圖8，展示了本發明的另一個實施例。在這個實施例中，使用具有6F2面積的單元的折迭位線陣列結構。在這個實施例中，單個字線連接至互補單元的柵極。例如，如圖8所示，單個字線WL0連接到單元M1和單元M1*的柵極。當字線WL0被激發時，單元M1和M1*與它們各自的位線D0和D0*共享它們的電荷(或沒有電荷)。讀出放大器260接著將位線D0中的電荷與位線D0*中的電荷比較以確定數據位。這個實施例可能是所希望的，因為它在訪問一個數據位時只要求激發一條字線。
圖8展示具有被定位成直接互相鄰接的互補的單元。在另一個具有6F2面積的單元的折迭位線陣列實施例中，沒有將互補的單元直接定位為互相鄰接。在圖9中示出這個實施例中的一個例子。與在具有鄰接的互補單元的實施例中一樣，在這個實施例中，單一的字線WL0連接到單元M1和單元M1*的柵極。當字線WL0被激發時，單元M1和M1*與它們各自的位線D0和D0*共享它們的電荷(或沒有電荷)。讀出放大器270接著比較位線D0中的電荷與位線D0*中的電荷以確定數據位。
參考圖10，展示了在本發明的讀取或刷新操作期間的波形。在位線D0和位線D0*之間的電壓差或信號差(Vsignal)幅度是在如在已有技術中那樣只使用一條位線作為基準即Vcc/2時所得到的電壓差的一倍。如前面所討論的，幅值Vsignal＝(Vcell*Ccell)/(Cdigit+Ccell)。如前所示，一個具有Vcell＝1.65、Ccell＝50fF和Cdigit＝300fF的設計產生235mV的Vsignal-D0(對于從基準Vcc/2起的位線D0)。在本發明中，Vsignal-D0*的幅值在Vcell＝-1.65、Ccell＝50fF和Cdigit＝300fF時產生-235mV的Vsignal-D0*(對于從基準Vcc/2起的位線D0*)。因此，總幅值Vsignal-total將是470mV。也就是說，在D0和D0*中的總信號差，如在這個例子中由關聯的讀出放大器讀出的，將是470mV。
盡管本發明減少了DRAM存儲陣列的全部存儲容量的一半，但是產生了其它重要的優點。例如，遇到在單元的刷新周期之間所需間隔的顯著增加。在已有技術中典型的刷新周期大約是200ms。盡管能預料將會遇到刷新率的增加，因為向讀出放大器提供兩倍的電壓差，但是本發明的刷新率出乎預料地將近一秒。將刷新率延伸到這么遠讓存儲器設備實質性地使用很少的電源。而且，刷新率中的收獲和少量電源損耗克服了制造具有其單元面積為6F2的折迭位線結構陣列的電路小片的限制。此外，盡管本發明被描述為使用具有面積6F2的存儲單元，在本領域中將意識到具有面積小于8F2的存儲單元能替代它而具有相似的結果，并且本發明不受限于具有面積為6F2的存儲單元。
本發明的另一個好處是它有效地處理有缺陷的存儲單元。通過使用互補的存儲單元，提高了成功地存儲數據位的可能性，即使一個單元是有缺陷的且不能保持全部的電荷，互補的單元將提供足夠的電荷以提供一個電壓差讓關聯的讀出放大器檢測。因此，在這個存儲陣列中需要較少的冗余元件。
結論已經描述了一種操作具有一組存儲單元的展開位線和折迭位線DRAM存儲陣列的裝置和方法，在其中一個實施例的平面圖中每個存儲單元具有6F2的面積。一個方法包括在第一個個存儲單元中存儲第一個個位并在第二個個存儲單元中存儲與這個第一個個位互補的第二個個位。第一個個位和第二個個位構成一個數據位。通過比較第一個個存儲單元與第二個個存儲單元之間的電壓差讀取數據位。
盡管在此已經說明和描述了特殊的實施例，在本領域中普通技術人員將理解任何被考慮用于完成同一目的的安排都可代替所示的特殊實施例。這個申請意圖覆蓋本發明的任何修改技術方案或變更技術方案。因此，很明顯意味著這個發明只由后附的權利要求書及其等效技術方案來限定。
權利要求
1.一種操作具有一組存儲單元的折迭位線DRAM存儲陣列的方法，其特征在于，在平面圖中每個存儲單元面積為6F2，所述方法包括在第一個存儲單元中存儲第一個位；及在第二個存儲單元中存儲與所述第一個位互補的第二個位，其特征在于，所述第一個位和所述第二個位構成一個數據位。
2.如權利要求1所述的方法，其特征在于，通過讀出所述第一個存儲單元和所述第二個存儲單元之間的電壓差讀取所述數據位。
3.如權利要求2所述的方法，其特征在于，所述讀出電壓差進一步包括與第一個位線共享所述第一個存儲單元的電容上的電荷；與第二個位線共享所述第二個存儲單元的電容上的電荷；及用讀出放大器比較所述第一個位線和所述第二個位線之間的所述電壓差。
4.如權利要求3所述的方法，其特征在于，進一步包括恢復所述第一個存儲單元的電容上的電荷；及恢復所述第二個存儲單元的電容上的電荷。
5.如權利要求4所述的方法，其特征在于，所述第一個存儲單元的電容被重新充電至代表所述第一個位的預定電平。
6.如權利要求4所述的方法，其特征在于，所述第二個存儲單元的電容被重新充電至代表所述第二個位的預定電平。
7.一種操作具有一組存儲單元的展開位線DRAM存儲陣列的方法，其特征在于，在平面圖中每個存儲單元面積為6F2，所述方法包括在第一個存儲單元中存儲第一個位；及在第二個存儲單元中存儲與所述第一個位互補的第二個位，所述第一個位和所述第二個位構成一個數據位。
8.如權利要求7所述的方法，其特征在于，通過讀出所述第一個存儲單元和所述第二個存儲單元之間的電壓差讀取所述數據位。
9.如權利要求8所述的方法，其特征在于，所述讀出電壓差進一步包括與第一個位線共享所述第一個存儲單元的電容上的電荷；與第二個位線共享所述第二個存儲單元的電容上的電荷；及用讀出放大器比較所述第一個位線和所述第二個位線之間的所述電壓差。
10.如權利要求9所述的方法，其特征在于，進一步包括恢復所述第一個存儲單元的電容上的電荷；及恢復所述第二個存儲單元的電容上的電荷。
11.如權利要求10所述的方法，其特征在于，所述第一個存儲單元的電容被重新充電至代表所述第一個位的預定電平。
12.如權利要求10所述的方法，其特征在于，所述第二個存儲單元的電容被重新充電至代表所述第二個位的預定電平。
13.一種操作DRAM存儲器設備的方法，所述DRAM存儲器設備具有包括以折迭位線結構排列的多個存儲單元的存儲陣列，其特征在于，每個存儲單元的面積為6F2，所述方法包括在第一個存儲單元中存儲電荷；及在關聯的第二個存儲單元中存儲互補的電荷，其特征在于，在所述第一個存儲單元中的電荷和在所述關聯的第二個存儲單元中的互補的電荷一起構成單個數據位。
14.如權利要求13所述的方法，其特征在于，存儲在所述第一個存儲單元中的電荷代表邏輯1狀態并且存儲在所述第二個存儲單元中的電荷代表邏輯0狀態。
15.如權利要求13所述的方法，其特征在于，存儲在所述第一個存儲單元中的電荷代表邏輯0狀態并且存儲在所述第二個存儲單元中的電荷代表邏輯1狀態。
16.如權利要求13所述的方法，其特征在于，進一步包括讀取存儲在所述第一個和所述第二個存儲單元中的所述數據位。
17.如權利要求16所述的方法，其特征在于，所述讀取所述數據位進一步包括預先加壓第一個位線至預定電平；預先加壓第二個位線至與所述第一個位線相同的預定電平；與所述第一個位線共享存儲在所述第一個存儲單元的電容中的電荷；與所述第二個位線共享存儲在所述第二個存儲單元的電容中的電荷；及比較在所述第一個位線和所述第二個位線中的電壓以確定所述數據位的值。
18.如權利要求17所述的方法，其特征在于，進一步包括恢復所述第一個存儲單元中的電荷；及恢復所述第二個存儲單元中的電荷。
19.一種操作DRAM存儲器設備的方法，所述DRAM存儲器設備具有包括以展開位線結構排列的多個存儲單元的存儲陣列，其特征在于，每個存儲單元的面積為6F2，所述方法包括在第一個存儲單元中存儲電荷；及在關聯的第二個存儲單元中存儲互補的電荷，其特征在于，在所述第一個存儲單元中的電荷和在所述關聯的第二個存儲單元中的互補的電荷一起構成單個數據位。
20.如權利要求19所述的方法，其特征在于，存儲在所述第一個存儲單元中的電荷代表邏輯1狀態并且存儲在所述第二個存儲單元中的電荷代表邏輯0狀態。
21.如權利要求19所述的方法，其特征在于，存儲在所述第一個存儲單元中的電荷代表邏輯0狀態并且存儲在所述第二個存儲單元中的電荷代表邏輯1狀態。
22.如權利要求19所述的方法，其特征在于，進一步包括讀取存儲在所述第一個和所述第二個存儲單元中的所述數據位。
23.如權利要求22所述的方法，其特征在于，所述讀取所述數據位進一步包括預先加壓第一個位線至預定電平；預先加壓第二個位線至與所述第一個位線相同的預定電平；與所述第一個位線共享存儲在所述第一個存儲單元的電容中的電荷；與所述第二個位線共享存儲在所述第二個存儲單元的電容中的電荷；及比較在所述第一個位線和所述第二個位線中的電壓以確定所述數據位的值。
24.如權利要求23所述的方法，其特征在于，進一步包括恢復所述第一個存儲單元中的電荷；及恢復所述第二個存儲單元中的電荷。
25.一種在DRAM存儲器設備中刷新存儲單元的方法，所述DRAM存儲器設備具有包括以折迭位線結構排列的多個存儲單元的存儲陣列，其特征在于，在平面圖中每個存儲單元面積為6F2，所述方法包括在第一個存儲單元中存儲第一個位；及在關聯的第二個存儲單元中存儲互補的第二個位，所述第一個位和所述互補的第二個位構成一個數據位；用讀出放大器比較所述第一個存儲單元中的第一個位和所述第二個存儲單元中的第二個位之間的電壓差以讀取所述數據位；恢復所述第一個存儲單元中的第一個位至預定電壓電平；及恢復所述第二個存儲單元中的第二個位至預定電壓電平。
26.如權利要求25所述的方法，其特征在于，所述比較所述電壓差進一步包括預先加壓第一個和第二個位線至預定電平；與所述第一個位線共享存儲在所述第一個存儲單元的第一個位中的電荷；與所述第二個位線共享存儲在所述第二個存儲單元的第二個位的電荷；及比較在所述第一個位線和所述第二個位線之間的電壓差。
27.如權利要求25所述的方法，其特征在于，所述第一個數據位是代表邏輯1狀態的電荷并且所述第二個數據位是代表邏輯0狀態的電荷。
28.如權利要求25所述的方法，其特征在于，所述第一個數據位是代表邏輯0狀態的電荷并且所述第二個數據位是代表邏輯1狀態的電荷。
29.一種在DRAM存儲器設備中刷新存儲單元的方法，所述DRAM存儲器設備具有包括以展開位線結構排列的多個存儲單元的存儲陣列，其特征在于，在平面圖中每個存儲單元面積為6F2，所述方法包括在第一個存儲單元中存儲第一個位；及在關聯的第二個存儲單元中存儲互補的第二個位，所述第一位和所述互補的第二位構成一數據位；用讀出放大器比較所述第一個存儲單元中的第一個位和所述第二個存儲單元中的第二個位之間的電壓差以讀取所述數據位；恢復所述第一個存儲單元中的第一個位至預定電壓電平；及恢復所述第二個存儲單元中的第二個位至預定電壓電平。
30.如權利要求29所述的方法，其特征在于，所述比較所述電壓差進一步包括預先加壓第一個和第二個位線至預定電平；與所述第一個位線共享存儲在所述第一個存儲單元的第一個位中的電荷；與所述第二個位線共享存儲在所述第二個存儲單元的第二個位的電荷；及比較在所述第一個位線和所述第二個位線之間的電壓差。
31.如權利要求29所述的方法，其特征在于，所述第一個數據位是代表邏輯1狀態的電荷并且所述第二個數據位是代表邏輯0狀態的電荷。
32.如權利要求29所述的方法，其特征在于，所述第一個數據位是代表邏輯0狀態的電荷并且所述第二個數據位是代表邏輯1狀態的電荷。
33.一種具有存儲單元的折迭結構存儲陣列的DRAM存儲器設備，其特征在于，在平面圖中每個存儲單元具有6F2的面積，所述DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對，所述每對關聯的存儲單元包括，存儲第一個位的第一個存儲單元；及存儲為所述第一個位的補碼的第二個位的第二個存儲單元，所述第一個位和所述第二個位構成一個數據位；及一組讀取所述存儲單元的讀出放大器，每個讀出放大器連接到關聯的存儲單元對，所述每個讀出放大器比較所述第一個存儲單元的第一個位和所述第二個存儲單元的第二個位之間的電壓以讀取所述數據位。
34.如權利要求33所述的DRAM存儲器設備，其特征在于，每個讀出放大器基于被讀取的數據位恢復所述第一個位和所述第二個位至預定電壓電平。
35.如權利要求33所述DRAM存儲器設備，其特征在于，進一步包括控制存儲操作的控制邏輯電路，所述控制邏輯電路激發連接到關聯的存儲單元對的所述第一個和第二個存儲單元的字線。
36.如權利要求35所述的DRAM存儲器設備，其特征在于，進一步包括一組連接所述存儲單元到所述讀出放大器的位線。
37.如權利要求36所述的DRAM存儲器設備，其特征在于，所述控制邏輯電路在讀取存儲在所述第一個和第二個存儲單元的數據位之前，使連接到所述第一個存儲單元和所述第二個存儲單元之間的位線平衡在預定電壓電平。
38.一種具有存儲單元的展開結構存儲陣列的DRAM存儲器設備，其特征在于，在平面圖中每個存儲單元具有6F2的面積，所述DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對，所述每對關聯的存儲單元包括，存儲第一個位的第一個存儲單元；及存儲為所述第一個位的補碼的第二個位的第二個存儲單元，其特征在于，所述第一個位和所述第二個位構成一個數據位；及一組讀取所述存儲單元的讀出放大器，每個讀出放大器連接到關聯的存儲單元對，其特征在于，每個讀出放大器比較所述第一個存儲單元的第一個位和所述第二個存儲單元的第二個位之間的電壓以讀取所述數據位。
39.如權利要求38所述的DRAM存儲器設備，其特征在于，每個讀出放大器基于被讀取的數據位恢復所述第一個位和所述第二個位至預定電壓電平。
40.如權利要求38所述DRAM存儲器設備，其特征在于，進一步包括控制存儲操作的控制邏輯電路，所述控制邏輯電路同時激發連接到關聯的存儲單元對的所述第一個和第二個存儲單元的字線以讀取所述數據位。
41.如權利要求40所述的DRAM存儲器設備，其特征在于，進一步包括組連接所述存儲單元到所述讀出放大器的位線。
42.如權利要求41所述的DRAM存儲器設備，其特征在于，所述控制邏輯電路在讀取存儲在所述第一個和第二個存儲單元的數據位之前，使連接到所述第一個存儲單元和所述第二個存儲單元之間的位線平衡在預定電壓電平。
43.一種DRAM存儲器設備，其特征在于，所述設備包括具有一組以折迭位線結構排列的存儲單元的存儲陣列，所述每個存儲單元具有6F2的面積；每個存儲單元與另一個存儲單元關聯，所述每對關聯的存儲單元存儲構成數據位的互補的位；一組讀取和刷新存儲單元的讀出放大器，每個讀出放大器連接到一對關聯的存儲單元；及控制存儲操作的控制邏輯電路，所述控制電路選擇性地激發連接到所述關聯的存儲單元的字線，因此連接到所述關聯的存儲單元對的讀出放大器能讀取和刷新存儲在所述關聯的存儲單元對中的所述數據位。
44.如權利要求43所述的DRAM存儲器設備，其特征在于，將所述關聯的存儲單元對的存儲單元位置設成互相鄰接。
45.如權利要求43所述的DRAM存儲器設備，其特征在于，不將所述關聯的存儲單元對的存儲單元位置設成互相鄰接。
46.如權利要求43的DRAM存儲器設備，其特征在于，每對關聯的存儲單元通過一對位線連接到關聯的讀出放大器。
47.如權利要求46所述的DRAM存儲器設備，其特征在于，所述控制邏輯電路在執行讀取或刷新連接到所述位線的存儲單元的操作之前，使每對位線平衡。
48.一種DRAM存儲器設備，其特征在于，所述設備包括具有一組以展開位線結構排列的存儲單元的存儲陣列，所述每個存儲單元具有6F2的面積；每個存儲單元與另一個存儲單元關聯，所述每對關聯的存儲單元存儲構成一個數據位的互補的位；一組讀取和刷新存儲單元的讀出放大器，每個讀出放大器連接到一對關聯的存儲單元；及控制存儲操作的控制邏輯電路，所述控制電路選擇性地同時激發連接到所述關聯的存儲單元的字線，因此連接到所述關聯的存儲單元對的讀出放大器能讀取和刷新存儲在所述關聯的存儲單元對中的所述數據位。
49.如權利要求48的DRAM存儲器設備，其特征在于，所述每對關聯的存儲單元通過一對位線連接到關聯的讀出放大器。
50.如權利要求49所述的DRAM存儲器設備，其特征在于，所述控制邏輯電路在執行讀取或刷新連接到所述位線的存儲單元的操作之前，使每對位線平衡。
51.一種存儲系統，其特征在于，包括提供外部命令的處理器；及DRAM存儲器設備，所述設備包括，具有以折迭位線結構排列的存儲單元的存儲陣列，其特征在于，在平面圖中每個存儲單元具有6F2的面積，每個存儲單元與另一個存儲單元關聯，所述每對關聯的存儲單元存儲構成一個數據位的互補的位，對應每對關聯存儲單元讀取數據位的讀出放大器，所述連接每個讀出放大器以比較關聯的存儲單元對中的位的電壓，及從所述處理器接收外部命令并控制存儲操作的控制邏輯電路，所述控制電路選擇性地激發一連接到所述每個關聯的存儲單元的字線以讀取一個數據位。
52.如權利要求51所述的存儲系統，其特征在于，進一步包括對應每對關聯存儲單元的一對位線，所述位線之一連接在所述關聯的存儲單元之一和關聯的讀出放大器之間，而另一個位線連接在另一個關聯的存儲單元和所述關聯的讀出放大器之間。
53.如權利要求52所述的存儲系統，其特征在于，所述控制邏輯電路在讀取操作之前使每對位線平衡。
54.如權利要求51所述的存儲系統，其特征在于，一對關聯的存儲單元的存儲單元之一存儲位1并且所述關聯的的存儲單元對的另一存儲單元存儲位0。
55.如權利要求51所述的存儲系統，其特征在于，所述讀出放大器接著讀操作將每個關聯的存儲單元位恢復為預定的電壓電平。
56.如權利要求55所述的存儲系統，其特征在于，所述控制邏輯電路保持各自的字線為開直到每個單元被恢復至其預定的電壓電平。
57.一種存儲系統，其特征在于，所述系統包括提供外部命令的處理器；及DRAM存儲器設備，所述設備包括，具有以展開位線結構排列的存儲單元的存儲陣列，所述在平面圖中每個存儲單元具有6F2的面積，每個存儲單元與另一個存儲單元關聯，所述每對關聯的存儲單元存儲構成一個數據位的互補的位，對應每對關聯存儲單元讀取數據位的讀出放大器，所述連接每個讀出放大器以比較關聯的存儲單元對中的位的電壓，及從所述處理器接收外部命令并控制存儲操作的控制邏輯電路，其特征在于，所述控制電路選擇性地同時激發一連接到所述每個關聯的存儲單元的字線以讀取一數據位。
58.如權利要求57所述的存儲系統，其特征在于，進一步包括對應每對關聯存儲單元的一對位線，所述位線之一連接在所述關聯的存儲單元之一和關聯的讀出放大器之間，而另一位線連接在另一個關聯的存儲單元和所述關聯的讀出放大器之間。
59.如權利要求58所述的存儲系統，其特征在于，所述控制邏輯電路在讀取操作之前使每對位線平衡。
60.如權利要求57所述的存儲系統，其特征在于，一對關聯的存儲單元的存儲單元之一存儲位1并且所述關聯的的存儲單元對的另一存儲單元存儲位0。
61.如權利要求57所述的存儲系統，其特征在于，所述讀出放大器接著讀操作將每個關聯的存儲單元位恢復為預定的電壓電平。
62.如權利要求61所述的存儲系統，其特征在于，所述控制邏輯電路保持各自的字線為開直到每個單元被恢復至其預定的電壓電平。
63.一種操作具有一組存儲單元的折迭位線DRAM存儲陣列的方法，其特征在于，在平面圖中每個存儲單元具有小于8F2的面積，所述方法包括在第一個存儲單元中存儲第一個位；及在第二個存儲單元中存儲與所述第一個位互補的第二個位，其特征在于，所述第一個位和所述第二個位構成一個數據位。
64.如權利要求63所述方法，其特征在于，通過讀出所述第一個存儲單元和所述第二個存儲單元之間的電壓差讀取所述數據位。
65.如權利要求64所述的方法，其特征在于，所述讀出電壓差進一步包括與第一個位線共享存儲在所述第一個存儲單元的電容上的電荷；與第二個位線共享存儲在所述第二個存儲單元的電容上的電荷；及用讀出放大器比較所述第一個位線和第二個位線之間的所述電壓差。
66.如權利要求65所述的方法，其特征在于，進一步包括恢復所述第一個存儲單元的電容上的電荷；及恢復所述第二個存儲單元的電容上的電荷。
67.如權利要求66所述的方法，其特征在于，所述第一個存儲單元的電容被重新充電至代表所述第一個位的預定電平。
68.如權利要求66所述的方法，其特征在于，所述第二個存儲單元的電容被重新充電至代表所述第二個位的預定電平。
69.一種操作具有一組存儲單元的展開位線DRAM存儲陣列的方法，其特征在于，在平面圖中每個存儲單元具有小于8F2的面積，所述方法包括在第一個存儲單元中存儲一第一個位；及在第二個存儲單元中存儲一與所述第一個位互補的第二個位，其特征在于，所述第一個位和所述第二個位構成一個數據位。
70.如權利要求69所述方法，其特征在于，通過讀出所述第一個存儲單元和所述第二個存儲單元之間的電壓差讀取所述數據位。
71.如權利要求70所述的方法，其特征在于，所述讀出電壓差進一步包括與第一個位線共享存儲在所述第一個存儲單元的電容上的電荷；與第二個位線共享存儲在所述第二個存儲單元的電容上的電荷；及用讀出放大器比較所述第一個位線和第二個位線之間的所述電壓差。
72.如權利要求71所述的方法，其特征在于，進一步包括恢復所述第一個存儲單元的電容上的電荷；及恢復所述第二個存儲單元的電容上的電荷。
73.如權利要求72所述的方法，其特征在于，所述第一個存儲單元的電容被重新充電至代表所述第一個位的預定電平。
74.如權利要求72所述的方法，其特征在于，所述第二個存儲單元的電容被重新充電至代表所述第二個位的預定電平。
75.一種具有存儲單元的折迭結構存儲陣列的DRAM存儲器設備，其特征在于，在平面圖中每個存儲單元具有小于8F2的面積，所述DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對，所述每對關聯的存儲單元包括，存儲第一個位的第一個存儲單元；及存儲為所述第一個位的補碼的第二個位的第二個存儲單元，所述第一個位和所述第二個位構成一個數據位；及一組讀取所述存儲單元的讀出放大器，每個讀出放大器連接到關聯的存儲單元對，所述每個讀出放大器比較所述第一個存儲單元的第一個位和所述第二個存儲單元的第二個位之間的電壓以讀取所述數據位。
76.如權利要求75所述的DRAM存儲器設備，其特征在于，所述每個讀出放大器基于被讀取的數據位恢復所述第一個位和所述第二個位至預定電壓電平。
77.如權利要求75所述的DRAM存儲器設備，其特征在于，進一步包括控制存儲操作的控制邏輯電路，其特征在于，所述控制邏輯電路激發連接到關聯的存儲單元對的所述第一個和第二個存儲單元的字線。
78.如權利要求77所述的DRAM存儲器設備，其特征在于，進一步包括一組連接所述存儲單元到所述讀出放大器的位線。
79.如權利要求78所述的DRAM存儲器設備，其特征在于，所述控制邏輯電路在讀取存儲在所述第一個和第二個存儲單元的數據位之前，使連接到所述第一個存儲單元和所述第二個存儲單元之間的位線平衡在預定的電壓電平。
80.一種具有存儲單元的展開結構存儲陣列的DRAM存儲器設備，其特征在于，在平面圖中每個存儲單元具有小于8F2的面積，所述DRAM存儲器設備包括一組存儲數據位的關聯的存儲單元對，所述每對關聯的存儲單元包括，存儲第一個位的第一個存儲單元；及存儲為所述第一個位的補碼的第二個位的第二個存儲單元，其特征在于，所述第一個位和所述第二個位構成一個數據位；及一組讀取所述存儲單元的讀出放大器，每個讀出放大器連接到關聯的存儲單元對，所述每個讀出放大器比較所述第一個存儲單元的第一個位和所述第二個存儲單元的第二個位之間的電壓以讀取所述數據位。
81.如權利要求80所述的DRAM存儲器設備，其特征在于，所述每個讀出放大器基于被讀取的數據位恢復所述第一個位和所述第二個位至預定電壓電平。
82.如權利要求80所述的DRAM存儲器設備，其特征在于，進一步包括控制存儲操作的控制邏輯電路，其特征在于，所述控制邏輯電路激發一連接到關聯的存儲單元對的所述第一個和第二個存儲單元的字線。
83.如權利要求82所述的DRAM存儲器設備，其特征在于，進一步包括一組連接所述存儲單元到所述讀出放大器的位線。
84.如權利要求83所述的DRAM存儲器設備，其特征在于，所述控制邏輯電路在讀取存儲在所述第一個和第二個存儲單元的數據位之前，使連接到所述第一個存儲單元和所述第二個存儲單元之間的位線平衡在預定的電壓電平。
全文摘要
一種操作具有一組存儲單元的展開位線和折疊位線DRAM存儲陣列的設備和方法，在一個實施例中，在平面圖中每個存儲單元具有6f
文檔編號G11C11/401GK1509476SQ02810036
公開日2004年6月30日 申請日期2002年4月9日 優先權日2001年4月9日
發明者D·L·平尼, D L 平尼 申請人:微米技術股份有限公司