專利名稱：觀測可編程數字集成電路芯片內部所有信號的方法和系統的制作方法
技術領域：
本發明涉及可編程數字集成電路芯片的測試和驗證，特別涉及一種能夠實時、在線觀測到可編程數字集成電路芯片內部所有信號的波形的方法和系統。該方法和系統既可以用作測試電路板的邏輯分析儀，也可以用作驗證IC設計的硬件仿真器。
背景技術：
隨著半導體集成電路技術的發展，芯片的集成度更高，可編程數字集成電路芯片的功能更復雜，可編程專用集成電路(ASIC)、現場可編程門陣列(FPGA)和可編程邏輯器件(PLD)應用地非常普及，并出現了片上系統SOC(System On a Chip)，即將整個系統集成在一個芯片上，不僅有CPU、存儲器和I/O接口，還有復雜的算法模塊，例如圖像解壓縮，數據加解密等。對于如此復雜的系統，調試就成了極大的困難，調試所用的時間超過整個設計過程的一半。這使得測試的重點轉移到了可編程數字集成芯片內部。
現場可編程門陣列(FPGA)的生產廠商，開發了可嵌入FPGA內部的片內邏輯分析儀，可以測試可編程數字集成芯片內部信號，它的方法是在原來的設計中，嵌入整個邏輯分析儀的功能，用戶可以設置需要觀測的信號個數、觸發條件、存儲深度等。
相比于臺式邏輯分析儀的功能，片內邏輯分析儀的功能很簡單，但已經浪費了大量的FPGA的內部資源，芯片的功能隨著片內邏輯分析儀的功能的增加，而大幅降低。邏輯分析儀的操作很煩瑣，需要很豐富的調試經驗，才能選擇好觀測的信號和觸發條件。
為了降低FPGA的內部資源的占用，出現了一種信號重構的技術，它的方法是用FPGA的內部的存儲器保存FPGA的內部寄存器的值和存儲器的輸出值，用臺式邏輯分析儀保存片外管腳上的數據，然后推算出其他組合電路信號的波形，也就是得到了FPGA的內部所有信號的波形。該方法的缺點是(1)占用的資源仍然很多。所有的寄存器的數量是一個很大的值，而且還要保存比較大的數量。另外，在當前的設計中，片內存儲器的使用非常頻繁，例如，在網絡設備中的芯片設計中，就大量的使用FIFO，而且，FIFO的數據不停的在輸入、輸出，幾乎是每個時鐘節拍都在進行。為了保存所有存儲器的輸出，要占用非常多的片內資源。
(2)因為要占用非常多的片內資源，這就使的FPGA芯片可實現的功能很小，工作頻率也很低。
(3)由于片內的存儲器不可能做很大，所以，可保存的波形長度很短。
(4)只能看到片內的存儲器的輸出的數據，無法看到片內的存儲器的所有單元的內容(5)需要用臺式邏輯分析儀保存片外管腳上的數據。存儲深度較大的臺式邏輯分析儀價格非常昂貴。
(6)只適用于FPGA，無法用于ASIC。在設計ASIC時，第一次投片后，往往是還有錯誤的。如何調試ASIC的樣片，也是ASIC設計過程中的重要內容。
發明內容
本發明的目的是提供一種能夠實時、在線觀測到可編程數字集成電路芯片內部所有信號的波形的方法和系統。該方法和系統既可以用作測試電路板的邏輯分析儀，也可以用作驗證IC設計的硬件仿真器。
本發明提供了一種測試可編程數字集成電路芯片內部所有信號的分析系統。它包含以下部分它包括預處理程序，前端可編程數字集成電路芯片及插頭、后端可編程數字集成電路芯片，信號延遲及存儲模塊，時鐘、觸發及停止邏輯模塊，后處理程序，軟件仿真器。系統結構見圖1。
預處理程序在可編程數字集成電路芯片的設計中插入“讀出邏輯”，使得芯片具有兩種工作模式正常工作模式和讀出模式。在正常工作模式下，芯片執行原來得功能；在讀出模式下，芯片內部的寄存器和存儲器等時序電路的當前狀態可以送到芯片外部。
“讀出邏輯”的一種實施方案是串行移位鏈將。用串行移位鏈將所有寄存器串起來，稱作寄存器串行移位鏈，它可以將所有寄存器的當前狀態串行移出到芯片外部。電路見圖2。對于芯片內部的不同的存儲器種類，“讀出邏輯”也略有不同。以片內靜態存儲器(SRAM)為例，在讀出模式下，(1)“讀”信號(RD)要設為有效，(2)地址總線來自一個計數器，它可以從零計數到最大值。(3)數據輸出總線要連到一個寄存器組，所有的該此類寄存器組要連成串行移位鏈，稱作存儲器串行移位鏈，它可以將所有存儲器所有的存儲單元的當前狀態串行移出到芯片外部。電路見圖3。
前端可編程數字集成電路芯片通過插頭，安裝在實際運行的電路板上，它主要是執行原來的設計功能，可以具有“讀出邏輯”，也可以沒有，這要根據實際的應用目的和環境來決定。
后端可編程數字集成電路芯片具有“讀出邏輯”，只是它的所有輸出端口的使能(OE)都設為無效，以避免和來自“信號延遲及存儲模塊”的信號發生沖突。除此以外，它的功能和管腳分布與前端可編程數字集成電路芯片幾乎完全一樣，信號延遲及存儲模塊”在功能上，等效于長度為N、寬度為M的串行移位器組，N的值由“信號延遲及存儲模塊”配置的存儲器容量決定，M的值為可編程數字集成電路芯片的管腳個數。因為存儲器在芯片外部，可以做的很大，所以存儲信號的波形長度也很長，并且不影響芯片的工作頻率。該模塊的存儲部件，在功能上是一個大容量的移位寄存器組，但為了采集盡量長的波形，實現起來，會有很多方案，一般會用靜態存儲器(SRAM)、雙口靜態存儲器(DPRAM)和動態存儲器(DRAM)等加上控制邏輯實現。
前端可編程數字集成電路芯片管腳上的信號先送到“信號延遲及存儲模塊”，延遲后送到后端可編程數字集成電路芯片相對應的管腳上。
“前端可編程數字集成電路芯片”、“后端可編程數字集成電路芯片”和“信號延遲及存儲模塊”的這種連接結構，使得“前端芯片”和“后端芯片”工作過程完全相同，但前后相差N個時鐘節拍，這也是可采集的信號波形的最大長度。
在測試過程中，被測系統中“前端可編程數字集成電路芯片”的管腳上的信號波形，不停的流入“信號延遲及存儲模塊”，又不停的流出到“后端可編程數字集成電路芯片”相對應的管腳上。“信號延遲及存儲模塊”總是保存著最新的一段管腳上的信號波形。
“時鐘、觸發及停止邏輯模塊”可控制“前端芯片”、“后端芯片”和“信號延遲及存儲模塊”停止在任意時刻。該時刻的信號波形是我們需要觀測的，該時刻的選擇由觸發邏輯決定。觸發信號也可以有外界提供。觸發后，送出停止信號，“后端芯片”和“信號延遲及存儲模塊”馬上停止工作，芯片內部所有時序單元和存儲器保持當前狀態不變。此時，“后端芯片”的狀態距“前端芯片”的狀態，落后N個時鐘節拍。在這N個時鐘節拍時間內，外部對芯片管腳施加的激勵，保存在“信號延遲及存儲模塊”。
“前端可編程數字集成電路芯片及插頭”，“后端可編程數字集成電路芯片”，“信號延遲及存儲模塊”，“時鐘、觸發及停止邏輯模塊”都工作在同一個主時鐘，其他所有時鐘都是主時鐘的整數倍。這是為了解決異步接口的測試問題，例如異步FIFO。
“前端芯片”是否和“后端芯片”及“信號延遲及存儲模塊”同時停止，這要根據實際的應用目的和環境來決定。
“后處理程序”用“讀出邏輯”讀出“后端芯片”內部的所有時序單元和存儲器保持當前狀態。并由此推出其他所有組合邏輯的當前值。這樣，就得到了“后端芯片”在觸發時刻，芯片內部所有信號的當前值，就可以用它去初始化軟件仿真器。最后，讀出存儲在“信號延遲及存儲模塊”內的芯片管腳上的信號波形，作為軟件仿真器的激勵。
軟件仿真器讀入芯片的設計、“后端芯片”在觸發時刻芯片內部所有信號的當前值、和從“后端芯片”停止到“前端芯片”停止這段時間的芯片管腳上的信號波形。然后開始仿真，就可以得到，從觸發前N個時鐘節拍開始，到觸發時刻的芯片內部所有信號波形。
本發明還提供了一種能夠實時、在線觀測到可編程數字集成電路芯片內部所有信號的波形的方法。它包括下列幾個步驟，見圖4。
(1)在可編程數字集成電路芯片的設計中插入“讀出邏輯”，使得芯片具有兩種工作模式正常工作模式和讀出模式。在正常工作模式下，芯片執行原來得功能；在讀出模式下，芯片內部的寄存器和存儲器等時序電路的當前狀態可以送到芯片外部。
“讀出邏輯”的一種實施方案是串行移位鏈將。用串行移位鏈將所有寄存器串起來，稱作寄存器串行移位鏈，它可以將所有寄存器的當前狀態串行移出到芯片外部。電路見圖2。對于芯片內部的不同的存儲器種類，“讀出邏輯”也略有不同。以片內靜態存儲器(SRAM)為例，在讀出模式下，(1)“讀”信號(RD)要設為有效，(2)地址總線來自一個計數器，它可以從零計數到最大值。它的計數周期是N個時鐘節拍，N的值和存儲器的數據輸出總線寬度有關，(3)數據輸出總線要連到一個寄存器組，所有的該此類寄存器組要連成串行移位鏈，稱作存儲器串行移位鏈，它可以將所有存儲器所有的存儲單元的當前狀態串行移出到芯片外部。電路見圖3。
(2)將插入“讀出邏輯”后的集成電路設計分別寫入兩片可編程數字集成芯片，分別稱為前端芯片、后端芯片，它們的功能和管腳分布幾乎完全一樣，只是后端芯片的所有輸出端口的使能(OE)都設為無效，以避免和來自“信號延遲及存儲模塊”的信號發生沖突。
(3)將前端芯片通過插頭，安裝在實際運行的電路板上。它主要是執行原來的設計功能，可以具有“讀出邏輯”，也可以沒有，這要根據實際的應用目的和環境來決定。
(4)將“前端芯片”管腳上的信號存儲在“信號延遲及存儲模塊”并延遲后送到“后端芯片”相對應的管腳上。
這種連接結構，使得“前端芯片”和“后端芯片”工作過程完全相同，但前后相差N個時鐘節拍。N的數值和該模塊配置的存儲器容量有關，它也是可采集的信號波形的最大長度。因為存儲器在芯片外部，可以做的很大，所以存儲信號的波形長度也很長，并且不影響芯片的工作頻率。該模塊的存儲部件，在功能上是一個大容量的移位寄存器組，但為了采集盡量長的波形，實現起來，會有很多方案，一般會用靜態存儲器SRAM、雙口靜態存儲器DPRAM和動態存儲器DRAM等加上控制邏輯實現。
在測試過程中，被測系統中“前端芯片”的管腳上的信號波形，不停的流入“信號延遲及存儲模塊”，又不停的流出到“后端芯片”相對應的管腳上。“信號延遲及存儲模塊”總是保存著最新的一段管腳上的信號波形。
(5)在被測系統開始運行后，當我們需要觀測信號波形的時候，“時鐘、觸發及停止邏輯模塊”中的觸發條件滿足，該模塊發出停止信號，“后端芯片”和“信號延遲及存儲模塊”馬上停止工作。芯片內部所有時序單元和存儲器保持當前狀態不變。此時，“后端芯片”的狀態距“前端芯片”的狀態，落后N個時鐘節拍。在這N個時鐘節拍時間內，外部對芯片管腳施加的激勵，保存在“信號延遲及存儲模塊”。
“前端芯片”是否和“后端芯片”及“信號延遲及存儲模塊”同時停止，這要根據實際的應用目的和環境來決定。
(6)“后處理程序”用“讀出邏輯”讀出“后端芯片”內部的所有時序單元和存儲器保持當前狀態。并由此推出其他所有組合邏輯的當前值。這樣，就得到了“后端芯片”在觸發時刻，芯片內部所有信號的當前值，就可以用它去初始化軟件仿真器。最后讀出存儲在“信號延遲及存儲模塊”內的芯片管腳上的信號波形，作為軟件仿真器的激勵。
(7)軟件仿真器讀入芯片的設計程序、“后端芯片”在觸發時刻芯片內部所有信號的當前值、和從“后端芯片”停止到“前端芯片”停止這段時間的芯片管腳上的信號波形。然后開始仿真，就可以得到，從觸發前N個時鐘節拍開始，到觸發時刻的芯片內部所有信號波形。
本發明的優點(1)測試到可編程數字集成電路芯片內部所有信號，包括各種類型的存儲器的所有單元的內容，例如SRAM、DPRAM、FIFO等(2)測試方式可以是實時、在線的，即被測可編程數字集成電路芯片可以工作在實際的應用系統中，可以測試偶然的、只出現一次的特殊現象。
(3)采集的信號的時刻可以設置在被測系統開始運行很長時間以后，時間長短沒有限制。即可以采集到任意一段時間需要觀測的波形。
(4)數字集成電路芯片內部資源的占用很少。對于寄存器狀態的保存，只需增加很少的組合電路資源，不占用額外的寄存器。對于存儲器，只增加地址和讀寫控制邏輯，這幾乎是可以忽略不計的。
(5)采集的信號波形長度只和“信號延遲及存儲模塊”中的存儲器容量有關，和數字集成電路芯片無關，。因為存儲器在芯片外部，可以做的很大，所以存儲信號的波形長度也很長，并且不影響芯片的工作頻率。
(6)速度快，可編程數字集成電路芯片高速運行在實際的電路系統中，可以解決復雜的、大規模數字電路的仿真問題，尤其是涉及大數據量的算法的設計(7)可以使用通用FPGA芯片，成本低。
(8)可以用于調試ASIC樣片。因為生產ASIC芯片的廠商，也需要在ASIC芯片中插入“讀出邏輯”。
圖1是本發明的原理圖。
圖2是寄存器串行移位鏈的部分電路圖。
圖3是存儲器串行移位鏈的電路原理圖。
圖4是整機系統構成。
圖5是信號延遲及存儲模塊實施例的方框圖。
圖6電纜線上的信號傳輸實施例的原理圖。
具體實施例方式
下面結合附圖和實施例對本發明進一步說明。
整個測試系統構成方式，如圖4所示，主機可以是在微機或工作站，預處理程序、后處理程序、軟件仿真器和系統控制程序都運行在主機上。后端芯片，“信號、延遲及存儲模塊”和“時鐘、觸發及停止邏輯”組成的測試系統安裝在單獨的機箱內，它和微機的連接方式是通過PCI總線或USB總線。前端芯片安裝在被測電路板，以實現實時、在線的測試。前端芯片和測試系統之間用電纜線，把所有的前端芯片的管腳上的信號送到測試系統的機箱內。為了提高電纜線的傳輸速率，需要擴充電纜線的數量，把一個信號分配到多根電纜線傳輸。在接收端再把信號恢復過來。如圖6所示。
用串行移位鏈將所有寄存器串起來，稱作寄存器串行移位鏈，它可以將所有寄存器的當前狀態串行移出到芯片外部。電路見圖2。每個D觸發器的輸入前都有一個2選一的選擇器，在正常工作模式，選擇原有的邏輯S0和S1；在讀出模式，選擇串行移位鏈中的前一個寄存器的輸出C0和C1。
圖3是片內存儲器的“讀出邏輯”。每個存儲器的地址線A(MO)、數據輸入線DI(NO)、讀寫WE和時鐘WCLK，前都有一個2選一的選擇器，在正常工作模式，選擇原有的邏輯；在讀出模式，選擇來自“控制邏輯”(Control0和Control1)的信號。“控制邏輯”把讀寫WE設為“讀”，地址總線的輸出來自一個計數器，它可以從零計數到最大值。數據輸出總線，出了要連到原來的邏輯，還要連到一個寄存器組(regs0和regs1)，所有的該此類寄存器組要連成串行移位鏈，稱作存儲器串行移位鏈，它可以將所有存儲器所有的存儲單元的當前狀態串行移出到芯片外部。
對于芯片內部的不同的存儲器種類，“讀出邏輯”的原理大致相同。
“讀出邏輯”對芯片的設計，增加了一些限制要用寄存器替換所存器，不能用組合電路的反饋形成時序電路。
圖5所示的“信號延遲及存儲模塊”，有兩塊存儲器ram0和ram1，它們交替工作，一個輸入，另一個則輸出。當ram0正在存儲來自“前端芯片”芯片的的信號時，ram0則將以前存儲的來自“前端芯片”芯片的的信號送到后端芯片。“控制邏輯”控制ram0和ram1的I/O方向、和地址線的變化。Clk是系統的主時鐘，測試系統和被測系統的的所有其他時鐘的周期都是主時鐘的整數倍。這是為了解決異步接口的測試問題，例如異步FIFO。
在功能上，“信號延遲及存儲模塊”在功能上相當于一個大容量的移位寄存器組。但使用的是通用的存儲器，這可以把容量做的很大，可以采集很長的波形，成本也低。
權利要求
1.一種可以實時、在線測試可編程數字集成電路芯片內部所有信號的分析系統，它包含以下部分預處理程序，前端可編程數字集成電路芯片及插頭，后端可編程數字集成電路芯片，信號延遲及存儲模塊，時鐘、觸發及停止邏輯模塊，后處理程序，軟件仿真器；它的特征在于(1)“后端可編程數字集成電路芯片”的所有輸出信號的使能都設為無效，內部具有“讀出邏輯”，除此以外，它的功能和管腳分布和“前端可編程數字集成電路芯片”，完全一樣，它們都可以單獨實現原來可編程數字集成電路芯片的設計的所有功能；(2)“前端可編程數字集成電路芯片”管腳上的信號先送入“信號延遲及存儲模塊”，并延遲N個時鐘節拍后，送到“后端可編程數字集成電路芯片”相對應的管腳上，N的值由“信號延遲及存儲模塊”配置的存儲器容量決定；(3)“前端可編程數字集成電路芯片”的管腳上的信號波形，不停的流入“信號延遲及存儲模塊”，又不停的流出到“后端可編程數字集成電路芯片”相對應的管腳上，“信號延遲及存儲模塊”總是保存著最新的一段管腳上的信號波形；(4)工作時，兩個芯片的工作流程及管腳上的信號完全一樣，但相差N個時鐘節拍；(5)當“時鐘、觸發及停止邏輯模塊”的觸發邏輯有效時，或外部觸發邏輯有效時，“時鐘、觸發及停止邏輯模塊”發出停止信號，“后端可編程數字集成電路芯片”和“信號延遲及存儲模塊”馬上停止工作，芯片內部所有時序單元和存儲器保持當前狀態不變。此時，“后端芯片”的狀態距“前端芯片”的狀態，落后N個時鐘節拍。在這N個時鐘節拍時間內，外部對芯片管腳施加的激勵，保存在“信號延遲及存儲模塊”。
2.根據權利1要求測試系統，其特征在于，它可以測試到各種類型的片內存儲器的所有單元的內容。
3.根據權利1要求測試系統，其中，可編程數字集成電路芯片包括可編程可編程專用集成電路(ASIC)、現場可編程門陣列(FPGA)和可編程邏輯器件(PLD)。
4.根據權利1要求測試系統，其中，“后端可編程數字集成電路芯片”內部具有“讀出邏輯”，具有兩種工作模式正常工作模式和讀出模式；在正常工作模式下，芯片執行原來得功能；在讀出模式下，芯片內部的寄存器和存儲器等時序電路的當前狀態可以送到芯片外部。
5.根據權利1要求的測試系統，其中，“信號延遲及存儲模塊”在功能上，等效于長度為N、寬度為M的串行移位器組，N的值由“信號延遲及存儲模塊”配置的存儲器容量決定，M的值為可編程數字集成電路芯片的管腳個數。
6.根據權利1要求的測試系統，其中，“信號延遲及存儲模塊”是用存儲器加上控制邏輯實現的。存儲器可以選用靜態存儲器(SRAM)、雙口靜態存儲器(DPRAM)或動態存儲器(DRAM)等。
7.根據權利1要求的測試系統，其中，“后處理程序”用“讀出邏輯”讀出“后端芯片”內部的所有寄存器和存儲器保持當前狀態，并由此推出其他所有組合邏輯的當前值。也就是得到了“后端芯片”在觸發時刻，芯片內部所有信號的當前值，然后用它去初始化軟件仿真器。最后讀出存儲在“信號延遲及存儲模塊”內的芯片管腳上的信號波形，作為軟件仿真器的激勵。
8.根據權利1要求的測試系統，其中，軟件仿真器讀入可編程數字集成電路芯片的設計、 “后端芯片”芯片內部所有信號的當前值(在觸發前N個時鐘節拍)、和從“后端芯片”停止到“前端芯片”停止這段時間的芯片管腳上的信號波形，然后開始仿真，就可以得到，從觸發前N個時鐘節拍開始，到觸發時刻的芯片內部所有信號波形。
9.根據權利1要求的測試系統，其中，把“前端可編程數字集成電路芯片”通過插頭安裝在實際運行的系統中，可以實現實時、在線的測試，可以測試偶然的、只出現一次的特殊現象。
10.根據權利1要求的測試系統，其中，前端可編程數字集成電路芯片，后端可編程數字集成電路芯片和信號延遲及存儲模塊，可以用多個芯片實現，也可以用系統級封裝技術(SIP)封裝成一個或兩個芯片，或重新設計ASIC，集成為一個或兩個芯片。
11.一種可以實時、在線測試可編程數字集成電路芯片內部所有信號的方法。它包括以下步驟(1)在可編程數字集成電路芯片的設計中插入“讀出邏輯”；(2)將插入“讀出邏輯”的設計分別寫入到兩片相同的可編程程數字集成電路芯片“前端可編程數字集成電路芯片”和“后端可編程數字集成電路芯片”；(3)將前端芯片的管腳經過“信號延遲及存儲模塊”，再連到“后端芯片”相對應的管腳上，“信號延遲及存儲模塊”在功能上，等效于長度為N、寬度為M的串行移位器組，N的值由“信號延遲及存儲模塊”配置的存儲器容量決定，M的值為可編程數字集成電路芯片的管腳個數；“前端可編程數字集成電路芯片”的管腳上的信號波形，不停的流入“信號延遲及存儲模塊”，又不停的流出到“后端可編程數字集成電路芯片”相對應的管腳上。“信號延遲及存儲模塊”總是保存著最新的一段管腳上的信號波；(4)系統開始工作以后，需要觀測信號波型時，“后端芯片”和“信號延遲及存儲模塊”馬上停止工作，“后端芯片”內部所有時序單元和存儲器保持當前狀態不變。此時，“后端芯片”的狀態距“前端芯片”的狀態，落后N個時鐘節拍。在這N個時鐘節拍時間內，外部對芯片管腳施加的激勵，保存在“信號延遲及存儲模塊”(5)用“讀出邏輯”讀出“后端芯片”內部的所有寄存器和存儲器保持當前狀態。并由此推出其他所有組合邏輯的當前值。也就是得到了“后端芯片”在觸發時刻，芯片內部所有信號的當前值，然后用它去初始化軟件仿真器；(6)讀出存儲在“信號延遲及存儲模塊”內的芯片管腳上的信號波形，作為軟件仿真器的激勵；(7)軟件仿真器讀入可編程數字集成電路芯片的設計、“后端可編程數字集成電路芯片”芯片內部所有信號的狀態(在觸發前N個時鐘節拍)、和從“后端可編程數字集成電路芯片”停止到“前端可編程數字集成電路芯片”停止這段時間的芯片管腳上的信號波形，然后開始仿真，就可以得到，從觸發前N個時鐘節拍開始，到觸發時刻的芯片內部所有信號波形。
12.根據權利11要求的測試方法，其中，把“前端可編程數字集成電路芯片”通過插頭安裝在實際運行的系統中，可以實現實時、在線的測試，可以測試偶然的、只出現一次的特殊現象。
13.根據權利11要求測試方法，其特征在于，它可以測試到各種類型的片內存儲器的所有單元的內容。
14.根據權利11要求測試方法，其中，可編程數字集成電路芯片包括可編程可編程專用集成電路(ASIC)、現場可編程門陣列(FPGA)和可編程邏輯器件(PLD)。
15.根據權利11要求的測試方法，其中，前端可編程數字集成電路芯片，后端可編程數字集成電路芯片和信號延遲及存儲模塊，可以用多個芯片實現，也可以用系統級封裝技術(SIP)封裝成一個或兩個芯片，或重新設計ASIC，集成為一個或兩個芯片。
全文摘要
本發明能夠實時、在線觀測到可編程數字集成電路芯片內部所有的信號的波形，包括各種類型的片內存儲器。觀測點可以是被測系統開始工作后的任意時刻。采集信號波形的長度不受可編程數字集成電路芯片內部資源的限制。將數字集成電路的設計寫入到兩片相同的可編程數字集成電路芯片。這兩個芯片的工作過程完全相同，但前后相差N個時鐘節拍，并可以停止在任意時刻。芯片內部的寄存器和各種存儲器在停止時刻的狀態可以被讀出，再結合從芯片管腳上采集的信號，就可以由此推算出來芯片內部的組合電路信號的狀態。將這些數據加工處理，就可以得到芯片內所有信號的波形。
文檔編號G11C29/00GK1507026SQ0215398
公開日2004年6月23日 申請日期2002年12月9日 優先權日2002年12月9日
發明者劉建光 申請人:劉建光, 劉建平, 胡亮