時鐘同步型半導體存儲器的制作方法

專利名稱：時鐘同步型半導體存儲器的制作方法
技術領域：
本發明涉及半導體裝置，特別是涉及輸入外部信號以生成內部信號的輸入電路的結構。更特定地說，本發明涉及與時鐘信號同步地工作的時鐘同步型半導體存儲器的輸入電路的結構。
背景技術：
在半導體裝置中，為了取得與外部裝置的接口，設置了輸入信號的輸入電路作為接口電路。這樣的信號輸入電路具有對從外部裝置傳送來的信號進行緩沖處理并進行波形整形、同時將與該外部信號的外部裝置的接口對應的信號振幅/電壓電平變換為與內部電路的信號振幅對應的信號的功能。作為這樣的輸入電路，根據外部接口，使用了各種各樣的結構的輸入電路。
圖25是示出現有的輸入電路的第1結構的圖。在圖25中，輸入電路包含P溝道MOS晶體管(絕緣柵型場效應晶體管)PQ1，被連接在電源節點與內部節點ND1之間，而且其柵上接受外部信號EXS；N溝道MOS晶體管NQ1，被連接在內部節點ND1與接地節點之間，而且其柵上接受外部信號EXS。
在內部節點ND1上生成對該外部信號EXS進行了緩沖處理的內部信號INS。對電源節點供給電源電壓Vdd。
在該圖25中示出的信號輸入電路是CMOS倒相緩沖器，將TTL電平的外部信號EXS變換為CMOS電平的內部信號INS。該外部信號EXS也可以是CMOS電平的信號。
在該圖25中示出的信號輸入電路的結構的情況下，其輸入邏輯閾值由MOS晶體管PQ1和NQ1的β比與MOS晶體管PQ1和NQ1的閾值電壓的函數來決定。因而，通過調節該輸入邏輯閾值，可對TTL電平的外部信號EXS進行緩沖處理，生成CMOS電平的內部信號INS。
圖26是示出現有的輸入電路的第2結構的圖。在圖26中，輸入電路包含P溝道MOS晶體管PQ2，被連接在電源節點與節點ND2之間，而且其柵連接到節點ND2上；P溝道MOS晶體管PQ3，被連接在電源節點與節點ND3之間，而且其柵連接到節點ND2上；N溝道MOS晶體管NQ3，被連接在節點ND2與接地節點之間，而且其柵上接受外部信號EXS；以及N溝道MOS晶體管NQ4，被連接在節點ND3與接地節點之間，而且其柵上接受基準電壓VREF。
在該圖26中示出的輸入電路中，MOS晶體管PQ2和PQ3構成電流鏡象電路，與流過MOS晶體管PQ2的電流相同大小的電流流經MOS晶體管PQ3(在兩者的尺寸相等的情況下)。在外部信號EXS比基準電壓VREF高的情況下，MOS晶體管NQ3的電導比MOS晶體管NQ4的電導大，經MOS晶體管NQ3流過比經MOS晶體管NQ4流過的電流大的電流。該MOS晶體管NQ3放出的電流由MOS晶體管PQ2供給，因而，與供給該MOS晶體管PQ2的電流相同的大小的電流經MOS晶體管PQ3傳遞給MOS晶體管NQ4(在兩者的尺寸相等的情況下)。因而，來自節點ND3的內部信號INS的電壓電平成為高電平。
另一方面，在外部信號EXS比基準電壓VREF低的情況下，相反，MOS晶體管NQ4的電導比MOS晶體管NQ3的電導大，MOS晶體管NQ4的驅動電流比MOS晶體管NQ3的驅動電流大。因而，此時，MOS晶體管NQ4放出比從MOS晶體管PQ3供給的電流多的電流，來自節點ND3的內部信號INS的電壓電平成為低電平。
再有，在該圖26中示出的輸入電路中，在MOS晶體管NQ3和NQ4的共同源節點與接地節點之間，也可設置恒流源。
在該圖26中示出的輸入電路的情況下，在外部信號EXS的信號振幅小并以基準電壓VREF為中心以小振幅變化的情況下，根據該外部信號EXS的邏輯電平，能以高速來生成CMOS電平的內部信號INS。即，在傳遞該外部信號EXS的信號線被終端電阻所端接、該外部信號EXS的信號振幅小的情況下，通過利用該圖26中示出的差分放大型的輸入電路，能可靠地從小振幅的外部信號EXS生成CMOS電平的內部信號INS。
圖27是示出現有的輸入電路的第3結構的圖。在圖27中，輸入電路包含P溝道MOS晶體管PQ4和PQ5，被串聯地連接在電源節點與節點ND4之間，在各自的柵上接受外部信號EXS和內部控制信號INCTL；以及N溝道MOS晶體管NQ4和NQ5，被并列地連接在節點ND4與接地節點之間，在各自的柵上接受外部信號EXS和內部控制信號INCTL。
在該圖27中示出的NOR(“或非”)輸入電路中，在內部控制信號INCTL為高電平時，P溝道MOS晶體管PQ5為關斷狀態，N溝道MOS晶體管NQ5為導通狀態，將內部信號INS固定于接地電壓電平。
另一方面，如果內部控制信號INCTL為低電平，則N溝道MOS晶體管NQ5為關斷狀態，P溝道MOS晶體管PQ5為導通狀態，利用MOS晶體管PQ4和NQ4，等效地構成CMOS倒相器，按照外部信號EXS生成內部信號INS。
因而，在該圖27中示出的結構的輸入電路按照內部控制信號INCTL以動態方式來工作。外部信號EXS的取入時序由內部控制信號INCTL來決定。
根據其接口和用途，將這些圖25至圖27中示出的輸入電路適當地使用于半導體裝置的信號輸入部。
再有，作為該輸入電路的結構，不限定于圖25至圖27中示出的結構，根據所使用的接口，存在各種其它的輸入電路的結構。例如，有對于以互補信號的形態傳遞小振幅信號的接口的差分型輸入電路等。
在根據各個接口變更輸入電路的結構的情況下，在根據所應用的外部接口分別在半導體裝置內形成輸入電路的情況下，制造內部電路的結構相同、只是輸入電路的結構不同的半導體裝置。此時，必須根據各個輸入電路來設計布局，設計效率變差。此外，必須用各自的制造工序來制造只是輸入電路的結構不同的半導體裝置，這樣，制造效率下降，此外，制造后的制品的管理也變得繁雜。
因而，以往，在主工序中，在同一半導體芯片上形成分別與多個接口對應的輸入電路，在切片工序中進行根據用途將所使用的輸入電路連接到內部電路和信號輸入節點上的工作。通過利用該主/切片工序，對于全部的外部接口，可使用共同的半導體芯片，可改善制造效率，此外，即使對于制造工序來說，由于對于多種外部接口共同地進行處理，故主工序可簡化制造工序。
在利用該主/切片工序的情況下，在切片工序中，必須根據所使用的輸入電路變更掩模以形成對于輸入電路的布線。因而，最終在用來對輸入電路進行布線的切片工序中，必須進行布線層的形成、布線層構圖等，所謂的換向時間(TAT)變長，作為結果，制品的成本增加。
此外，為了進行輸入電路的連接，必須分別作成掩模，同樣，產生制品的成本增加的問題。
此外，如圖25和圖26中所示，為了高速地生成內部信號、以快速的時序將內部信號驅動為確定狀態，輸入電路根據外部信號常時地工作，產生即使在不必要的期間內也消耗電流這樣的問題。例如，在半導體存儲器的情況下，在芯片選擇信號CS成為激活狀態時，進行數據存取，在該芯片選擇信號CS成為非激活狀態時，不進行內部存取，特別是不要求生成內部信號。但是，即使在這樣的情況下，輸入電路也按照外部信號工作并生成了內部信號，產生不必要地消耗電流、不能實現低消耗電流的問題。該問題特別在半導體存儲器中指定了睡眠模式等的要求低消耗電流的低功耗模式時，變得更加顯著。
此外，在與時鐘信號同步地取入外部信號以生成內部信號的情況下，輸入初級的緩沖電路必須以盡可能快的時序生成內部信號并將信號傳遞給內部電路。這是因為，必須與時鐘信號同步地閂鎖由這些輸入初級的緩沖電路生成的信號或進行這些邏輯電平的判定。

發明內容本發明的目的在于提供具備能縮短換向時間的輸入電路的、而且能與多個輸入接口對應的半導體裝置。
本發明的另一目的在于提供具備能減少消耗電流而不會使內部信號生成時序延遲的輸入電路的半導體裝置。
本發明的又一目的在于提供低功耗的時鐘同步型半導體存儲器。
與本發明的第1觀點有關的半導體裝置具備具有各不相同的形式的多個輸入緩沖器；以及生成擇一地使多個輸入緩沖器成為能工作的狀態的信號的編程電路。多個輸入緩沖器被設定為能有選擇地按照編程電路的輸出信號來工作，按照在激活時所供給的信號來驅動內部節點。
與本發明的第2觀點有關的半導體裝置包含信號輸入電路，包含在激活時對來自外部的信號進行緩沖處理以生成內部信號的輸入緩沖器；寄存電路，存儲指定由工作激活信號導致的輸入緩沖器的控制是否為有效的信號，其中，工作激活信號表示外部信號為有效的信號；以及激活控制電路，按照工作激活信號和寄存電路的存儲信號，有選擇地激活信號輸入電路。該激活控制電路在寄存電路的存儲信號表示由工作激活信號導致的信號輸入電路的控制是有效的情況下，按照工作激活信號有選擇地激活信號輸入電路，而且，在寄存電路的存儲信號表示由工作激活信號導致的信號輸入電路的控制為無效時，使該信號輸入電路成為與工作激活信號獨立的工作狀態。
與本發明的第3觀點有關的半導體裝置包含緩沖電路，在激活時對來自外部的信號進行緩沖處理；時鐘緩沖器，在時鐘啟動信號的激活時，按照外部時鐘信號，生成內部時鐘信號；時鐘檢測裝置，在低功耗模式時，檢測該時鐘啟動信號是否在規定期間內處于非激活狀態；以及控制電路，響應于時鐘檢測裝置的檢測信號，使緩沖電路和時鐘緩沖器成為非激活狀態。
通過按照編程電路的輸出信號能使形式互不相同的多個輸入緩沖器有選擇地工作，能用同一制造工序制造可與全部的外部接口對應的半導體裝置。此外，在制造后，通過使用測試器有選擇地使這些多個輸入電路成為工作狀態，可進行裝置內部的電路的測試。
此外，單單通過編程電路的編程可只使與所希望的外部接口對應的輸入電路工作，可縮短換向時間，可降低制造成本。
此外，通過按照寄存電路的存儲信號設定是否按照工作激活信號來控制輸入電路，可根據使用用途容易地實現低消耗電流的裝置而不對裝置內部結構作任何變更。
此外，在低功耗模式時，在將時鐘啟動信號在規定循環期間內保持為非激活狀態時，通過使緩沖電路和時鐘緩沖器成為非激活，由于在該工作模式時不進行按照外部時鐘信號生成內部信號的工作，故通過使不必要的緩沖電路的工作停止，可進一步減少該低功耗模式時的消耗電流。
通過參照附圖的后述的本發明的詳細的說明，本發明的上述和其它的目的、特征、方面和優點會變得更加明白。


圖1是概略地示出本發明的實施例1的半導體裝置的整體結構的圖。
圖2是概略地示出圖1中示出的輸入緩沖器組的結構的一例的圖。
圖3是示出圖2中示出的第1形式輸入緩沖器的結構的一例的圖。
圖4是示出圖2中示出的第2形式輸入緩沖器的結構的一例的圖。
圖5是示出圖2中示出的第3形式輸入緩沖器的結構的一例的圖。
圖6是概略地示出圖2中示出的輸入緩沖器的變更例的一例的圖。
圖7是示出圖1中示出的編程電路的結構的一例的圖。
圖8是示出按照本發明的實施例2的編程電路的結構的一例的圖。
圖9是概略地示出按照本發明的實施例3的半導體存儲器的主要部分的結構的圖。
圖10是示出圖9中示出的半導體裝置的工作的時序圖。
圖11是概略地示出與圖9中示出的結構的CS截止模式相關的部分的結構的圖。
圖12是示出圖11中示出的寄存電路的結構的一例的圖。
圖13是概略地示出本發明的實施例3的緩沖電路控制部的結構的圖。
圖14是概略地示出圖13中示出的邏輯門和緩沖電路的結構的一例的圖。
圖15是示出圖13中示出的邏輯門和緩沖電路的變更例的圖。
圖16是示出本發明的實施例3的另一變更例的圖。
圖17是概略地示出按照本發明的實施例4的半導體存儲器的主要部分的結構的圖。
圖18是概略地示出圖17中示出的CKE緩沖器的工作的時序圖。
圖19是示出圖17中示出的CKE緩沖器的工作的時序圖。
圖20是示出圖17中示出的CKE復位電路的結構的一例的圖。
圖21是示出圖20中示出的CKE復位電路的通常工作模式時的工作的時序圖。
圖22是示出圖20中示出的CKE復位電路的低功耗模式時的工作的時序圖。
圖23是示出圖17中示出的控制緩沖電路和地址緩沖電路的電流控制部的結構的一例的圖。
圖24是概略地示出本發明的實施例4的變更例的圖。
圖25是示出現有的輸入緩沖器的第1結構的圖。
圖26是示出現有的輸入緩沖器的第2結構的圖。
圖27是示出現有的輸入緩沖器的第3結構的圖。
具體實施例方式
〔實施例1〕圖1是概略地示出本發明的實施例1的半導體裝置的整體結構的圖。在圖1中，半導體裝置1包括包含不同的接口規格的緩沖器的輸入緩沖器組3；編程電路2，生成有選擇地激活該輸入緩沖器組3中包含的緩沖器用的狀態控制信號組ENG；以及內部電路4，按照從輸入緩沖器組3供給的內部信號進行規定的工作。
在該輸入緩沖器組3中，分別與輸入節點EX1-EXn對應地配置分別與多個接口對應的多個輸入緩沖器。按照來自編程電路2的狀態控制信號組ENG，激活在每一輸入節點上配置的結構互不相同、即具有不同的接口規格的多個緩沖器的1個。因而，在輸入緩沖器組3中，用同一制造工序直到最終工序為止分別制造了不同的結構的輸入緩沖器。按照來自編程電路2的狀態控制信號組ENG，通過有選擇地將該輸入緩沖器組3中包含的輸入緩沖器設定為可使用狀態，可常時地將與該半導體裝置所應用的外部接口對應的輸入緩沖器設定為可工作狀態。
只是對編程電路2的狀態控制信號組ENG的狀態進行編程，就可容易地使與所使用的外部接口對應的輸入緩沖器在短時間內成為可工作狀態。此外，在輸入緩沖器組3中，在晶片階段中就可使各輸入緩沖器成為可工作狀態以進行測試，可縮短換向時間。
圖2是概略地示出與1個信號輸入節點對應地設置的輸入緩沖電路的結構的圖。在圖2中，該輸入緩沖器組3的輸入緩沖電路包含并列地連接在信號輸入節點5與內部節點6之間的第1形式輸入緩沖器11、第2形式輸入緩沖器12和第3形式輸入緩沖器13。分別對這些輸入緩沖器11、12和13供給來自圖1中示出的編程電路2的狀態控制信號EN1、EN2和EN3。這些輸入緩沖器11、12和13分別在對應的狀態控制信號EN1、EN2和EN3為激活狀態時被設定為可工作狀態，對外部信號EXi進行緩沖處理以生成內部信號INi。
將狀態控制信號EN1共同地供給輸入緩沖器組3中包含的第1形式輸入緩沖器，此外，將狀態控制信號EN2共同地供給輸入緩沖器組3中包含的第2形式輸入緩沖器，將狀態控制信號EN3共同地供給輸入緩沖器組3中包含的第3形式輸入緩沖器。分別與輸入端子EX1-EXn對應地配置第1形式輸入緩沖器11、第2形式輸入緩沖器12和第3形式輸入緩沖器13。
通過對該輸入緩沖器組3的各輸入緩沖器共同地設置編程電路2，在輸入緩沖器組3中，可將與所應用的外部接口規格對應的輸入緩沖器設定為可工作狀態，而不至增大電路占有面積。
圖3是示出第1形式輸入緩沖器11的結構的一例的圖。該圖3中示出的第1形式輸入緩沖器11包含MOS晶體管PQ1和NQ1，各自的柵被連接到信號輸入節點5上；P溝道MOS晶體管PTi，連接在電源節點與MOS晶體管PQ1之間，而且在其柵上接受互補的狀態控制信號ZEN1；以及N溝道MOS晶體管NT1，連接在MOS晶體管NQ1與接地節點之間，而且在在其柵上接受狀態控制信號EN1。
該圖3中示出的第1形式輸入緩沖器與圖25中示出的輸入緩沖電路的結構相對應。在狀態控制信號EN1為高電平且互補的狀態控制信號ZEN1為低電平時，MOS晶體管PT1和NT1導通，按照外部信號EXi，在內部節點6上生成內部信號INi。
另一方面，在狀態控制信號EN1和ZEN1分別為低電平和高電平時，MOS晶體管PT1和NT1成為關斷狀態，將該節點ND1保持為高阻抗狀態。
圖4是示出圖2中示出的第2形式輸入緩沖器12的結構的一例的圖。該圖4中示出的第2形式輸入緩沖器與圖26中示出的輸入緩沖器的結構相對應，在構成電流鏡象電路的P溝道MOS晶體管PQ2和PQ3與電源節點之間，設置接受互補的狀態控制信號ZEN2的P溝道MOS晶體管PT2，此外，在構成差分級的N溝道MOS晶體管NQ2和NQ3的共同源節點與接地節點之間，設置在柵上接受狀態控制信號EN2的N溝道MOS晶體管NT2。
在該圖4中示出的輸入緩沖電路的結構的情況下，在狀態控制信號EN2和ZEN2分別為低電平和高電平時，MOS晶體管PT2和NT2都成為關斷狀態，將節點ND3保持為高阻抗狀態。
另一方面，如果狀態控制信號EN2和ZEN2分別為高電平和低電平，則MOS晶體管NT2和PT2成為導通狀態，MOS晶體管PQ2和PQ3的共同源節點連接到電源節點上，此外，MOS晶體管NQ3和NQ4的共同源節點連接到接地節點上，成為該輸入緩沖電路可工作的狀態，按照外部信號EXi，在內部節點6上生成內部信號INi。
再有，在該圖4中示出的差分型的輸入緩沖器的結構中，也可與MOS晶體管NT2串聯地連接電流源晶體管。MOS晶體管NT2也可具有該電流源晶體管的功能。
圖5是示出圖2中示出的第3形式輸入緩沖器13的結構的一例的圖。圖5中示出的第3形式輸入緩沖器與圖27中示出的NOR型輸入緩沖器的結構相對應。該圖5中示出的第3形式輸入緩沖器13與圖27中示出的結構和以下示出的結構不同。對于連接到電源節點上的MOS晶體管PQ5的柵，供給接受狀態控制信號EN3和內部控制信號INCTL的NAND電路7的輸出信號，此外，對于在非激活時將內部節點6固定于接地電壓電平的N溝道MOS晶體管NQ5的柵也供給NAND電路7的輸出信號。其它的結構與圖27中示出的結構相同，對于對應的部分標以同一參照編號，省略其詳細的說明。
在該圖5中示出的輸入緩沖器13的結構中，在狀態控制信號EN3為低電平時，將NAND電路7的輸出信號固定于高電平，MOS晶體管PQ5為關斷狀態，此外，MOS晶體管NQ5為導通狀態，節點ND4與外部信號的邏輯電平無關地被固定于低電平。在內部節點6上也連接其它形式的輸入緩沖器。
對于該內部節點6的輸入緩沖器11、12和13的連接是布線(wired)OR(“或”)連接，即使在輸入緩沖器13的非使用時其輸出信號被固定于低電平，也按照其它的所使用的輸入緩沖器的輸出信號，將內部節點6驅動為對應的邏輯電平。因而，在NOR型輸入緩沖器13中，在非使用時，即使將其輸出節點固定于低電平，利用成為能工作的其它的輸入緩沖器，也可準確地生成與外部信號EXi對應的內部信號INi。
另一方面，如果狀態控制信號EN3被設定為高電平，則NAND電路7作為倒相器來工作，其輸出信號按照內部控制信號INCTL而變化。在輸入緩沖器13按照該狀態控制信號EN3而成為可使用狀態的情況下，在內部控制信號INCTL為高電平時，MOS晶體管PQ5為導通狀態，MOS晶體管NQ5為關斷狀態，該輸入緩沖電路13按照外部信號EXi驅動內部節點6，生成內部信號INi。
另一方面，在內部控制信號INCTL為低電平時，NAND電路7的輸出信號為高電平，MOS晶體管PQ5為關斷狀態，MOS晶體管NQ5為導通狀態，內部節點6與外部信號EXi的狀態無關地被固定于低電平。
如果在后面說明的時鐘同步型半導體存儲器中使用控制內部時鐘信號的生成的內部時鐘啟動信號INCKE作為該內部控制信號INCTL，則在停止內部時鐘發生時，可使輸入緩沖器的工作停止以減少消耗電流。
通過對圖1中示出的輸入緩沖器組3的各種形式的輸入緩沖器共同地供給與來自編程電路2的各形式對應的狀態控制信號EN1-EN3，可有選擇地將輸入緩沖器設定為可工作狀態，可使用與外部接口對應的輸入緩沖器。
此外，由于該不使用的輸入緩沖器11和12成為輸出高阻抗狀態，故對內部節點6沒有任何不良影響。此外，即使在輸入緩沖器13為不使用的情況下，由于其它的輸入緩沖器11或12按照外部信號EXi驅動內部節點6，故即使與內部節點6并列地連接輸入緩沖器11-13、按照狀態控制信號EN1-EN3擇一地將輸入緩沖器設定為可工作狀態，對內部工作也不產生任何影響。
在圖3至圖5中示出的輸入緩沖器的結構中，如果對信號輸入節點5連接不使用的輸入緩沖器的柵電容、該信號輸入節點5的負載電容增加，則可考慮輸入阻抗增加的情況。此時，如圖6中所示，也可使用下述的結構在輸入緩沖器3j與信號輸入節點5之間設置CMOS傳輸門15，按照狀態控制信號ENj和ZENj，將不使用的輸入緩沖器3j與信號輸入節點5隔離。在該結構的情況下，雖然CMOS傳輸門15的結電容附加到信號輸入節點5上，但與輸入緩沖器3j的MOS晶體管的柵電容相比，該結電容足夠小，故可充分地減少信號輸入節點5的寄生電容，即使在與1個信號輸入節點相對應并列地設置多種形式的輸入緩沖器的情況下，也能可靠地抑制信號輸入節點5的負載的增加。
圖7是示出圖1中示出的編程電路2的結構的一例的圖。在圖7中，編程電路2包含串聯地連接在電源節點與節點ND5之間的P溝道MOS晶體管PR1和熔絲元件(熔斷元件)LT1；連接在節點ND5與接地節點之間的電阻元件R1；串聯地連接在電源節點與節點ND6之間的P溝道MOS晶體管PR2和熔絲元件LT2；以及連接在節點ND6與接地節點之間的電阻元件R2。
P溝道MOS晶體管PR1和PR2的柵連接到接地節點上，這些MOS晶體管PR1和PR2起到電流限制元件的功能，供給微小的電流。電阻元件R1和R2是高電阻的下拉電阻。此外，熔絲元件LT1和LT2是能利用激光等的能量射線熔斷的熔斷元件。
編程電路2還包含分別接受節點ND5和ND6上的信號F1和F2的門電路GT1-GT3。門電路GT1在信號F1和F2都為高電平時，將狀態控制信號EN1驅動為高電平。門電路GT2在信號F1為低電平且F2為高電平時，將狀態控制信號EN2驅動為高電平。門電路GT3在信號F1為高電平且F2為低電平時，將狀態控制信號EN3驅動為高電平。這些門電路GT1-GT3構成譯碼電路，對由熔絲元件進行了編程的輸入緩沖器識別信息進行譯碼，將與該譯碼結果對應的狀態控制信號驅動為激活狀態。
在熔絲元件LT1為導通狀態時，在電阻元件R1中流過電流，該節點ND5上的信號F1成為高電平。另一方面，如果熔絲元件LT1被熔斷，則節點ND5被電阻元件R1下拉到接地電壓電平，信號F1成為低電平。
同樣，信號F2在熔絲元件LT2的導通時為高電平，在熔絲元件LT2的熔斷時為低電平。通過將這些熔絲元件LT1和LT2有選擇地設定為導通狀態或熔斷狀態(進行編程)，將狀態控制信號EN1-EN3的某一個驅動為激活狀態(高電平)，可選擇輸入緩沖器的形式。
編程電路2對于輸入緩沖器組3的輸入緩沖器共同地被設置，與對各個輸入緩沖器配置熔絲元件的結構相比，可減少電路占有面積。此外，通過在測試時使用測試器強制地將該信號F1和F2設定為高電平或低電平，有選擇地使狀態控制信號EN1-EN3為激活狀態，將所希望的形式的輸入緩沖器作為工作狀態，可進行該半導體裝置的測試。
再有，對1個信號輸入節點配置3種形式不同的輸入緩沖器。但是，與1個信號輸入節點對應地配置的輸入緩沖器的數目不限定于3，根據可能的輸入接口的數目適當地確定與該1個信號輸入節點對應地配置的輸入緩沖器的數目即可。
再有，作為輸入緩沖器，也可利用2種圖5中示出的NOR型輸入緩沖器，變更這些電路的比率，將在同一電路結構下根據比率不同其輸入邏輯閾值也不同的電路作為與不同的接口對應的形式的不同的輸入緩沖器來使用。即，也可利用下述的結構變更MOS晶體管的比率以變更NOR型輸入緩沖器的輸入邏輯閾值，準備輸入TTL電平的信號的輸入緩沖器和例如輸入1.8V的CMOS電平的信號的輸入緩沖器，按照狀態控制信號有選擇地使這些輸入緩沖器成為可工作的狀態。通過利用這樣的輸入緩沖器，可用同一芯片與對于TTL電平的信號的接口和對于CMOS電平的信號的接口相對應。
因而，形式不同的輸入緩沖器只要是與不同的接口對應的輸入緩沖電路即可，電路結構可以是相同的，此外，電路結構也可以是不同的。
此外，在時鐘同步型半導體裝置中利用該輸入緩沖器的情況下，對于輸入外部時鐘啟動信號EXCKE的輸入緩沖電路來說，按照狀態控制信號EN和ZEN進行輸入緩沖器的選擇。關于接受外部時鐘信號EXCLK的CLK緩沖器，根據時鐘激活信號與狀態控制信號的邏輯積(AND)的信號進行緩沖器的選擇。
在接受其它的控制信號和地址信號的輸入緩沖器的選擇中，根據內部時鐘啟動信號INCKE與狀態控制信號EN的邏輯積，進行緩沖電路的選擇。關于這些信號的功能，在后面將詳細地說明，但這些信號是控制內部時鐘信號的發生、控制半導體存儲器的內部狀態的信號。例如，內部控制信號INCTL與內部時鐘啟動信號INCKE相對應。
在按照另外的內部控制信號進行輸入緩沖器的激活/非激活的情況下，關于輸入緩沖電路的選擇，根據對應的內部控制信號與對應的狀態控制信號的邏輯運算結果的信號，設定輸入緩沖電路的選擇/非選擇、即使用/不使用狀態。通過利用該內部控制信號與狀態控制信號的邏輯運算，沒有必要專用地配置用來設定輸入緩沖電路2的使用/不使用的晶體管，可抑制電路占有面積的增加。
如上所述，按照本發明的實施例1，并列地設置多種形式的輸入緩沖器，構成為利用熔斷程序來選擇這些多種形式的輸入緩沖器中的一種形式的輸入緩沖器，可簡化制造工序，相應地可縮短換向時間，可減少制品成本。
圖8是概略地示出本發明的實施例2的編程電路2的結構的一例的圖。在圖8中，編程電路2包含N溝道MOS晶體管NR1，連接在鍵合焊區PD1與接地節點之間，而且其柵連接到電源節點上；以及N溝道MOS晶體管NR2，連接在鍵合焊區PD2與接地節點之間，而且其柵連接到電源節點上。將這些MOS晶體管NR1和NR2作為下拉元件來驅動，其驅動電流足夠小，并且其溝道電阻足夠大。
使用鍵合引線將鍵合焊區PD1和PD2有選擇地連接到電源節點上，生成信號F1和F2。將這些信號F1和F2供給圖7中示出的編程電路的門電路GT1-GT3并被譯碼，激活狀態控制信號EN1-EN3的某一個。
再有，在使用鍵合引線將該鍵合焊區連接到電源節點上的情況下，從電源節點至接地節點流過漏泄電流。為了防止該漏泄電流，也可與MOS晶體管NR串聯地連接在柵上接受反轉了鍵合焊區PD的信號的倒相器的輸出信號的N溝道MOS晶體管。在將鍵合焊區PD連接到電源節點上的情況下，該倒相器的輸出信號為低電平，該漏泄隔斷用的MOS晶體管成為關斷狀態，可隔斷鍵合焊區PD與接地節點之間的漏泄電流路徑。
如該圖8中所示，通過使用鍵合引線有選擇地設定鍵合焊區的電位，即使在設置了多種形式的輸入緩沖器的情況下，也可使所希望的形式的輸入緩沖器激活。
再有，根據該圖8中示出的鍵合焊區的電位設定來設定為所使用的輸入緩沖器的結構只是一例，也可利用其它的結構。例如，可利用經鍵合引線將鍵合焊區PD連接到接地電源上的結構。
在利用鍵合焊區PD1和PD2的情況下，不需要熔絲元件的編程用的激光熔斷工序，在封裝體安裝時，單單設定鍵合引線的連接路徑，就可容易地生成信號F1和F2，可將所希望的形式的輸入緩沖器設定為可工作狀態。
〔實施例3〕圖9是概略地示出按照本發明的實施例3的半導體存儲器的整體結構的圖。在圖9中，輸入緩沖器組3包含控制緩沖電路20，接受來自外部的控制信號(指令)EXCMD和來自編程電路2的狀態控制信號組ENG；以及地址緩沖電路22，接受外部地址信號EXADD。對該地址緩沖電路22也供給來自編程電路2的狀態控制信號組ENG。
該半導體存儲器還包含在來自外部的時鐘啟動信號EXCKE為激活狀態時按照外部時鐘信號EXCLK生成內部時鐘信號INCLK的內部時鐘發生電路30。在該外部時鐘啟動信號EXCKE為非激活狀態時，內部時鐘發生電路30停止內部時鐘信號INCLK的發生工作，使內部電路4的工作停止。
內部電路4包含控制電路24，與內部時鐘信號INCLK同步地取入來自控制緩沖電路20和地址緩沖電路22的內部信號，按照已取入的信號生成內部控制信號；存儲電路26，在控制電路24的控制下工作；以及模式寄存器28，存儲指定該半導體存儲器的工作條件的數據(信號)。
在來自控制緩沖電路20的控制信號和來自地址緩沖電路22的特定的地址信號位處于特定的邏輯狀態的組合(例如，在內部時鐘信號INCLK的上升時)、指定了模式寄存器置位模式時，控制電路24對該模式寄存器28存儲來自地址緩沖電路22的地址信號中的特定的地址信號位或特定的輸入數據位。
在本實施例3中，在芯片選擇信號CS為非激活狀態時，在模式寄存器28中存儲指定使控制緩沖電路20和地址緩沖電路22非激活的CS截止模式指示信號CSCUT的狀態的信號。在芯片選擇信號CS為高電平的激活狀態時，該半導體存儲器處于選擇狀態，如果判斷為來自外部的信號為有效的，則取入外部信號。在該芯片選擇信號CS為低電平的非激活狀態時，該半導體存儲器處于非選擇狀態，完全忽略來自外部的信號，不進行新的內部工作。
在外部指令EXCMD中包含了該芯片選擇信號CS，在互補的芯片選擇信號ZCS為低電平的激活狀態時，指定了該半導體存儲器已被選擇，控制電路24在該芯片選擇信號ZCS為低電平時，判定為供給了有效的指令/地址信號，執行各種工作。
存儲電路26包含排列成行列狀的多個存儲單元和存儲單元選擇電路，此外，控制電路24包含與內部時鐘信號INCLK同步地取入從控制緩沖電路20供給的內部信號的閂鎖電路和按照已閂鎖的內部控制信號判定已被指定的工作、按照該判定結果閂鎖地址緩沖電路22輸出的內部地址信號的地址閂鎖器。
圖10是示出設定對于圖9中示出的模式寄存器28的CS截止模式指示信號的工作序列的的工作的時序圖。如圖10中所示，與外部時鐘信號EXCLK同步地將外部指令EXCMD和外部地址信號EXADD設定為規定的狀態。該外部指令EXCMD包含芯片選擇信號ZCS和其它的控制信號CTL。在芯片選擇信號ZCS為低電平時，指定為供給了有效的指令，如果將該控制信號CTL設定為規定的邏輯狀態或將外部地址信號EXADD的規定的位KEY設定為規定的狀態，則被供給模式寄存器置位指令。決定應由地址信號EXADD的特定的位(KEY)設定的工作內容(指定模式寄存器的寄存電路)。
如果供給該模式寄存器置位指令MRS而且對于模式寄存器28指定存儲CS截止模式指示信號的模式，則按照規定的外部地址信號位或特定的數據輸入節點的信號(數據)，對于模式寄存器28，將CS截止模式指示信號CSCUT設定為低電平或高電平。在圖10中，指定了CS截止模式，將CS截止模式指示信號CSCUT設定為高電平，在控制緩沖電路20和地址緩沖電路22中，在芯片選擇信號ZCS為高電平時，成為非工作狀態，顯示出電流路徑被隔斷的狀態。
因而，在該芯片選擇信號ZCS為高電平時，該半導體存儲器處于非選擇狀態，未要求存取。因而，在該狀態下，通過在輸入緩沖器組3中隔斷電流路徑，減少消耗電流。
圖11是概略地示出與圖9中示出的內部電路4的CS截止模式指示信號的發生相關的部分的結構的圖。在圖11中，控制電路24包含與內部時鐘信號INCLK同步地對來自圖9中示出的控制緩沖電路20的內部指令INCMD和來自地址緩沖電路22的內部地址鍵INKEY進行譯碼的指令譯碼器24a。在規定的邏輯狀態下在內部時鐘信號INCLK的上升時設定了內部指令INCMD和內部地址鍵INKEY的情況下，指令譯碼器24a判定為指定了模式寄存器置位模式中的CS截止模式指定工作，激活該模式寄存器置位模式指示信號MRSS。
模式寄存器28包含按照來自該指令譯碼器24a的模式寄存器置位模式指示信號MRSS存儲規定的地址信號位INADk并生成CS截止模式指示信號CSCUT的寄存電路28a。因而，在指定了模式寄存器置位模式時，將其存儲在寄存電路28a中作為特定的地址信號位和CS截止模式指示信號。
也可按照內部指令INCMD和內部地址鍵INKEY同時取入指定其它的列等待時間或字符串長度的數據。在此，列等待時間是在供給了指示數據讀出的讀指令之后到對外部輸出有效數據為止所必要的時鐘循環數。字符串長度表示在供給了1個存取指令時連續地存取的數據的數。
此外，也可在模式寄存器置位指令中按照特定的內部地址鍵INKEY專用地指定該CS截止模式指示信號。通過在與其它的指定列等待時間或字符串長度數據的模式不同的組合中指定內部地址鍵INKEY的組合來實現這一點。
圖12是示出圖11中示出的寄存電路的結構的一例的圖。在圖12中，寄存電路28a包含三態倒相緩沖器30，按照模式寄存器置位模式指示信號MRSS和互補的模式寄存器置位模式指示信號ZMRSS使特定的內部地址信號位INADk反轉；NOR電路31，接受復位信號RST和三態倒相緩沖器30的輸出信號，生成CS截止模式指示信號CSCUT；以及倒相器32，使NOR電路31輸出的CS截止模式指示信號CSCUT反轉，傳遞給三態倒相緩沖器30的輸出端。
復位信號RST是系統復位時或電源接通時被激活的信號。因而，該CS截止模式指示信號CSCUT在復位時被設定為低電平。在CS截止模式指示信號CSCUT為低電平時，成為非激活狀態，即使芯片選擇信號ZCS為非激活狀態，輸入緩沖器也按照外部信號生成內部信號。因而，在默認狀態下，CS截止模式被設定為非激活狀態。
如果內部地址信號位INADk在模式寄存器置位模式時被設定為高電平，則CS截止模式指示信號CSCUT成為高電平，在芯片選擇信號ZCS為高電平時，在緩沖電路20和22中隔斷電流路徑。但是，此時，接受外部的芯片選擇信號EXZCS的CS緩沖器常時地工作，不供給該CS截止模式指示信號CSCUT。
再有，也可對該寄存電路供給特定的數據輸入節點的信號。
圖13是示出該圖9中示出的控制緩沖電路20和地址緩沖電路22的具體的結構的一例的圖。在圖13中，控制緩沖電路20包含CS緩沖器35，接受外部芯片選擇信號EXZCS，生成內部芯片選擇信號INCS；邏輯門37，接受內部芯片選擇信號INCS、狀態控制信號ENi和CS截止模式指示信號CSCUT；以及緩沖電路40，按照邏輯門37的輸出信號有選擇地被設定為工作狀態，在工作時按照外部信號EXS生成內部信號INS。
CS緩沖器35包含多種形式的輸入緩沖器，利用狀態控制信號組ENG將這些多個輸入緩沖器的1個設定為可工作狀態。
緩沖電路40包含多種形式的輸入緩沖器的1種形式的輸入緩沖電路。
邏輯門37根據隔斷電流路徑的部分的結構，其結構不同。在指定1種形式的輸入緩沖器的狀態控制信號ENi和CS截止模式指示信號CSCUT都為高電平的激活狀態時，該邏輯門37在內部芯片選擇信號INCS為低電平的非選擇狀態時，隔斷緩沖電路40的電流路徑，使內部信號INS的生成工作停止。在狀態控制信號ENi為非激活狀態時，邏輯門37與內部芯片選擇信號INCS和CS截止模式指示信號CSCUT的狀態無關地將緩沖電路40設定為非工作狀態(隔斷工作電流路徑)。
CS緩沖器35是生成該CS截止模式的基準信號的電路，將由狀態控制信號組ENG指定的形式的輸入緩沖器設定為可工作狀態，按照外部芯片選擇信號EXZCS，生成內部芯片選擇信號INCS。
緩沖電路40生成的內部信號INS是除了地址信號位、輸入數據位或芯片選擇信號INCS外的控制信號的某一個。
此外，在內部時鐘發生電路30中，只按照狀態控制信號組ENG有選擇地將輸入緩沖器設定為工作狀態，不進行由芯片選擇信號進行的控制。這是因為，必須在時鐘信號的邊沿處判斷芯片選擇信號CS何時被激活或非激活，必須與芯片選擇信號CS獨立地工作。在內部時鐘發生電路30中，利用來自外部的時鐘啟動信號EXCKE控制內部時鐘信號的發生工作。
圖14是示出圖13中示出的緩沖電路40和邏輯門37的結構的一例的圖。在圖14中，緩沖電路40包含輸入緩沖器40a，連接到外部引腳端子(信號輸入節點)上，在工作時接受外部信號EXS以生成內部信號INA；以及次級緩沖器40b，對該輸入緩沖器40a輸出的內部信號INA進行緩沖處理以生成內部信號INS。該輸入緩沖器40a被連接到外部引腳端子(信號輸入節點)上，按照外部信號EXS，在工作時高速地生成內部信號INSA。因而，在該輸入緩沖器40a的電流驅動能力比次級緩沖器40b大的情況下，通過按照邏輯門37的輸出信號隔斷該初級的輸入緩沖器40a的路徑，減少了消耗電流。
邏輯門37由NAND(“與非”)/AND(“與”)復合門構成，等效地包含NAND門37a，接受內部芯片選擇信號INCS和CS截止模式指示信號CSCUT；以及AND門37b，接受該NAND門37a的輸出信號和狀態控制信號ENi。將該邏輯門37的輸出信號代替前面的圖3至圖5中示出的狀態控制信號ENi來供給。由此，隔斷輸入電路的初級緩沖器的電流路徑，減少消耗電流。
如該圖14中所示，通過在CS截止模式時在內部芯片選擇信號INCS的非激活時隔斷初級的輸入緩沖器40a的電流路徑，減少非存取時的消耗電流。
在未設定CS截止模式的情況下，CS截止模式指示信號CSCUT為低電平，NAND門37a的輸出信號為高電平。因而，按照狀態控制信號ENi來設定邏輯門37的輸出信號。在狀態控制信號ENi為激活狀態時，輸入緩沖器40a常時地工作。另一方面，在狀態控制信號ENi為非激活狀態時，輸入緩沖器40a使工作電流路徑隔斷，常時地維持非激活狀態。
再有，在該圖14中示出的輸入緩沖器40a為圖5中示出的NOR型的輸入緩沖器的情況下，電流源的PMOS晶體管成為關斷狀態，隔斷工作電流路徑，另一方面，利用放電的N溝道MOS晶體管將其輸出節點固定于低電平。因而，即使在該NOR型緩沖器的結構中，隔斷了工作電流從電源節點流向接地節點的電流路徑。
〔變更例〕圖15是示出圖13中示出的邏輯門37和緩沖電路40的變更例的圖。在圖15中，緩沖電路40包含輸入緩沖器40a，按照狀態控制信號ENi有選擇地被設定為可工作狀態，在可工作時按照外部信號EXS以生成內部信號INA；以及次級緩沖器40c，對該輸入緩沖器40a輸出的內部信號INA進行緩沖處理以生成內部信號INS。該次級緩沖器40c也可具有調整內部時序用的延遲功能。
邏輯門37包含接受內部芯片選擇信號INZCS和CS截止模式指示信號CSCUT、將其輸出信號供給次級緩沖器40c的NAND門37a。
邏輯門37不對狀態控制信號ENi進行邏輯處理而供給輸入緩沖器40a，此外，對內部芯片選擇信號INZCS和CS截止模式指示信號CSCUT進行邏輯處理并將其處理結果供給次級緩沖器40c。輸入緩沖器40a具備圖3至圖5的某一結構。
另一方面，次級緩沖器40c沒有必要進行接口匹配，對從輸入緩沖器40a供給的內部信號INA進行緩沖處理，而且為了內部信號的時序調整，對內部信號INA供給規定的延遲時間。該次級緩沖器40c通常具有CMOS倒相器的結構，在NAND電路37c的輸出信號為低電平時，隔斷其電流路徑。因而，該次級緩沖器40c具有與圖3中示出的結構同樣的結構，接受NAND電路37c的輸出信號來代替狀態控制信號ENi。
在CS截止模式指示信號CSCUT為低電平時，NAND電路37c的輸出信號為高電平，次級緩沖器40c與內部芯片選擇信號INZCS的狀態無關地按照內部信號INA生成內部信號INS。
另一方面，在CS截止模式指示信號CSCUT為高電平時，NAND電路37c作為倒相器來工作，如果內部芯片選擇信號INZCS為高電平，則該NAND電路37c輸出低電平的信號，隔斷次級緩沖器40c的電流路徑。
再有，關于該次級緩沖器40c的結構，隔斷其工作電流路徑即可，在其電源節點與接地節點之間配置電流隔斷用的晶體管，按照該NAND電路37c的輸出信號，隔斷工作電流路徑。
也可代之以使用下述的結構作為次級緩沖器40c的結構如果NAND電路和37c的輸出信號為低電平，則隔斷其工作電流路徑，而且將內部信號INS設定為規定的電壓電平(電源電壓電平或接地電壓電平)。只在該次級緩沖器40c中設置在隔斷工作電流路徑的同時將其內部信號INS設定為高電平或低電平的復位用的晶體管即可。
在要求以高速驅動大的負載的信號線的情況下，次級緩沖器40c的電流驅動力變大。因而，通過在備用時隔斷這樣的次級緩沖器40c的工作電流路徑，可進一步減少備用時的消耗電流。
〔變更例2〕圖16是概略地示出本發明的實施例3的變更例的輸入緩沖電路的結構的圖。在圖16中，未對CS緩沖器45和緩沖電路50供給狀態控制信號EN。即，預先分別固定地確定了這些CS緩沖器45和緩沖電路50的結構。對邏輯門47供給來自該CS緩沖器45的內部芯片選擇信號INZCS和CS截止模式指示信號CSCUT。邏輯門47按照該內部芯片選擇信號INZCS和CS截止模式指示信號CSCUT，指定緩沖電路50的工作狀態。在該緩沖電路50中，如圖14和圖15中所示，初級的輸入緩沖器或次級緩沖電路按照該邏輯門47的輸出信號，有選擇地在內部芯片選擇信號INZCS為非激活的高電平時隔斷工作電流路徑。該邏輯門47具有與圖15中示出的NAND電路37c同樣的結構。
因而，即使對于這樣的不設置多種形式的輸入緩沖器、而是預先固定地決定了輸入緩沖器的形式的結構，通過在模式寄存器的寄存電路中設定CS截止模式指示信號CSCUT，例如對于便攜式裝置等的低消耗電流用途，在要求等待時間等的低消耗電流的工作模式時，也可減少消耗電流。
在該模式寄存器中，通過作成設定CS截止模式的使用/不使用的結構，可用同一內部結構實現具備CS截止模式的半導體存儲器和沒有CS截止模式的半導體存儲器，沒有必要根據應用用途分開地制造半導體裝置，可用同一芯片結構與多種用途相對應。
如上所述，按照本發明的實施例3，構成為使用模式寄存器有選擇地設定CS截止模式，可用同一芯片結構實現能與低消耗電流用途和通常消耗電流用途的某一種相對應的半導體存儲器。此外，在使用CS截止模式的情況下，可減少非選擇狀態時的消耗電流。
〔實施例4〕圖17是示出本發明的實施例4的半導體存儲器的內部時鐘發生電路30的結構的圖。在圖17中，內部時鐘發生電路30包含CKE緩沖器60，接受外部時鐘啟動信號EXCKE，按照時鐘控制信號CLKE和低功耗模式指示信號SRFPWD生成內部時鐘啟動信號INCKE；CLK緩沖器64，接受外部時鐘信號EXCLK，生成內部緩沖時鐘信號CLKF；以及CKE復位電路62，在低功耗模式時，按照內部時鐘啟動信號INCKE和低功耗模式指示信號SRFPWD有選擇地非激活CLK緩沖器64。
如果自刷新模式指示信號SRF和功率降低模式指示信號PWD的一方被激活，則閂鎖電路71被置位，激活低功耗模式指示信號SRFPWD。將該閂鎖電路71輸出的低功耗模式指示信號SRFPWD供給CKE緩沖器60。經倒相器61對CKE復位電路62供給互補的低功耗模式指示信號ZSRFPWD。如果外部時鐘啟動信號EXCKE上升，則該閂鎖電路71被非激活。即，閂鎖電路71輸出的低功耗模式指示信號SRFPWD用于控制輸入級的緩沖電路。在供給另外的低功耗模式解除指示信號時，內部電路結束低功耗模式工作。按照來自該CKE復位電路62的時鐘激活信號ENCLK控制CLK緩沖器64的時鐘發生工作。
CLK緩沖器64是單拍脈沖發生電路，響應于外部時鐘信號EXCLK，將單拍的脈沖信號作為緩沖時鐘信號CLKF來生成。通過在內部生成單拍的脈沖信號，可生成恒定的脈沖寬度的內部時鐘信號而不受外部時鐘信號EXCLK的脈沖寬度變動的影響，可使內部工作時序穩定。
CKE緩沖器60按照時鐘控制信號傳送外部時鐘啟動信號EXCKE以生成內部時鐘啟動信號INCKE。即，該CKE緩沖器60具有傳送門，與時鐘控制信號CLKE的上升沿同步地取入外部時鐘啟動信號EXCKE，與時鐘控制信號CLKE的下降沿同步地將已取入的外部時鐘啟動信號EXCKE作為內部時鐘啟動信號INCKE來輸出。
CKE復位電路62在時鐘激活信號ENCLK的非激活時，按照外部時鐘啟動信號EXCKE和外部時鐘信號EXCLK將時鐘激活信號ENCLK從非激活狀態驅動為激活狀態(低功耗模式時)。
內部時鐘發生電路30還包含門電路66，接受來自CLK緩沖器64的緩沖時鐘信號CLKF和低功耗模式指示信號SRFPWD，生成時鐘控制信號CLKE；以及門電路68，接受緩沖時鐘信號CLKF和內部時鐘啟動信號INCKE，生成內部時鐘信號INCLK。門電路66在低功耗模式指示信號SRFPWD為高電平的激活狀態時，將時鐘控制信號CLKE常時地固定于低電平。另一方面，在低功耗模式指示信號SRFPWD為低電平時，該門電路66按照來自CLK緩沖器64的緩沖時鐘信號CLKF，生成時鐘控制信號CLKE。因而，在低功耗模式時，時鐘控制信號CLKE處于非激活狀態，停止CKE緩沖器60的傳送工作，該CKE緩沖器60成為閂鎖狀態。使低功耗模式時的CKE緩沖器60的工作停止，以減少功耗。如后面所說明的那樣，在低功耗模式時，按照外部時鐘啟動信號EXCKE將內部時鐘啟動信號INCKE固定于低電平。
門電路68是AND電路，在內部時鐘啟動信號INCKE為高電平時，按照緩沖時鐘信號CLKF生成內部時鐘信號INCLK，此外，在內部時鐘啟動信號INCKE為低電平時，將內部時鐘信號INCLK固定于低電平。
圖9中示出的控制電路24包含閂鎖電路70，與內部時鐘信號INCLK同步地閂鎖來自控制緩沖電路20的內部控制信號；指令譯碼器72，按照內部時鐘信號INCLK對經該閂鎖電路70供給的內部控制信號進行譯碼；以及OR電路74，按照來自指令譯碼器72的自刷新模式指示信號SRF和功率降低模式指示信號PWD，生成低功耗模式激活信號。如上所述，OR電路74的輸出信號用于控制輸入緩沖電路的工作。
指令譯碼器72在內部時鐘啟動信號INCKE為激活狀態時，按照內部時鐘信號INCLK進行譯碼工作，另一方面，在該內部時鐘啟動信號INCKE為非激活時，禁止譯碼工作。此時，也可使用指令譯碼器72的輸入級的電路為非激活狀態、其電流路徑被隔斷的結構。
自刷新模式指示信號SRF在指定了在內部只進行數據的保持的模式時被激活，如果該自刷新模式指示信號SRF被激活，則根據未圖示的刷新控制電路的控制，以規定周期刷新內部的存儲單元的存儲數據。
功率降低模式指示信號PWD是將該半導體存儲器設定為低功耗模式的工作模式，停止對于規定的內部電路的電源電壓的供給。在該功率下降模式時，不進行刷新工作。
功率降低模式指示信號PWD在備用狀態持續較長期間時被設定，以減少功耗。此外，自刷新模式指示信號SRF在較長期間內不進行對該半導體存儲器的存取的睡眠模式時等被激活。如果這些自刷新模式指示信號SRF和功率降低模式指示信號PWD的某一個被激活，則閂鎖電路71響應于OR電路74的輸出信號而被置位，低功耗模式指示信號SRFPWD被激活。
在圖17中未示出自刷新控制電路和內部電源控制電路的結構，但分別對自刷新控制電路和內部電源控制電路供給自刷新模式指示信號SRF和功率降低模式指示信號PWD。在功率下降模式時，對這些指令譯碼器和時鐘輸入緩沖器等的電路供給電源電壓。這是因為，必須常時地監視來自外部的工作模式指示信號。但是，如以下所詳細地說明的那樣，在該低功耗模式時對控制緩沖電路20和地址緩沖電路22進行電源控制，隔斷電源電壓的供給。
控制緩沖電路20和地址緩沖電路22具有與前面的圖9中示出的電路同樣的結構，按照狀態控制信號組ENG、CS截止模式指示信號CSCUT和內部芯片選擇信號INZCS隔斷其工作電流路徑。
再有，在圖17中雖然沒有明確地示出，但即使在CLK緩沖器64中也配置多種形式的時鐘輸入緩沖器，按照狀態控制信號組ENG使1個時鐘緩沖器成為可工作狀態。為了進行該時鐘緩沖器的電流源控制，利用時鐘激活信號ENCLK與狀態控制信號ENi的邏輯運算結果(AND)。
在該實施例4中，再者，在內部時鐘啟動信號INCKE為非激活狀態時，隔斷這些控制緩沖電路20和地址緩沖電路22的工作電流路徑。在前面的圖14和圖15中示出的緩沖電路的結構中，代替狀態控制信號ENi而供給取內部時鐘啟動信號INCKE與狀態控制信號ENi的邏輯積的信號。此外，在內部時鐘啟動信號INCKE的激活狀態時，也可在生成內部芯片選擇信號INZCS的CS緩沖器中設置隔斷輸入緩沖電路的工作電流路徑的結構。
內部時鐘啟動信號INCKE在低功耗模式指示信號SRFPWD的激活時被非激活，通過隔斷控制緩沖電路20和地址緩沖電路22的工作電流路徑，可更加減少該低功耗模式時的消耗電流。此外，在內部時鐘啟動信號INCKE的非激活時，通過按照時鐘激活信號ENCLK，利用CKE復位電路62使CLK緩沖器64的內部電路的工作電流路徑非激活，可減少以較大的驅動力將內部時鐘信號傳遞給電路各部分的CLK緩沖器64的消耗電流，可更加減少消耗電流。特別是，由于要求CLK緩沖器64按照高速的時鐘信號生成具有陡峭的波形的緩沖時鐘信號CLKF，故其驅動電流較大，通過在低功耗模式時使CLK緩沖器64非激活而隔斷工作電流路徑，可減少消耗電流。
圖18是概略地示出圖17中示出的CKE緩沖器60的工作的時序圖。以下，參照圖18中示出的時序圖，說明圖17中示出的CKE緩沖器60的工作。在圖18中，CKE緩沖器60按照來自門電路66的時鐘控制信號CLKE，傳送外部時鐘啟動信號EXCKE。如果外部時鐘啟動信號EXCKE下降到低電平，則在下一個時鐘循環中，內部時鐘啟動信號INCKE被下降到低電平。
在此，在CKE緩沖器60中，初級的閂鎖/傳送門在時鐘控制信號CLKE為高電平時成為閂鎖狀態，輸出級的閂鎖/傳送門在時鐘控制信號CLKE為低電平時輸出已閂鎖的信號。例如，CKE緩沖器60由下述部分構成響應于時鐘控制信號CLKE的上升沿而成為非導通狀態的初級傳送門或定時(clocked)緩沖器；閂鎖該初級傳送門的輸出信號的閂鎖電路；以及與時鐘控制信號CLKE的下降沿同步地傳送閂鎖電路的閂鎖信號的輸出級傳送門或定時緩沖器。
因而，如圖18中所示，在時鐘控制信號CLKE為高電平時，即使外部時鐘啟動信號EXCKE下降到低電平，CKE緩沖器60處于閂鎖狀態，在該循環中，內部時鐘啟動信號INCKE維持于高電平。
在下一個循環中，如果外部時鐘啟動信號EXCKE成為低電平，則由于CKE緩沖器60按照時鐘控制信號CLKE傳送低電平的外部時鐘啟動信號EXCKE，故內部時鐘啟動信號INCKE與時鐘控制信號CLKE的下降沿同步地下降到低電平。
如果在時鐘控制信號CLKE的上升之前將外部時鐘啟動信號EXCKE設定為高電平，則CKE緩沖器60按照時鐘控制信號CLKE傳送外部時鐘啟動信號EXCKE，生成內部時鐘啟動信號INCKE。因而，內部時鐘啟動信號INCKE在該時鐘循環中上升到高電平。
外部時鐘啟動信號EXCKE是與外部時鐘信號EXCLK非同步的信號。如圖17中所示，時鐘控制信號CLKE是與外部時鐘信號同步的信號。因而，在指定自刷新模式的情況下，要求外部時鐘啟動信號EXCKE在前1個時鐘循環中從高電平下降到低電平。因而，在施加自刷新指令(SRF指令)時，在時鐘控制信號CLKE的上升時，外部時鐘啟動信號EXCKE為低電平，內部時鐘啟動信號INCKE在該時鐘循環中與時鐘控制信號CLKE的下降沿同步地成為低電平。
因而，在充分地滿足設置時間和維持時間而施加了自刷新指令和外部時鐘啟動信號EXCKE的情況下，內部時鐘啟動信號INCKE在自刷新指令施加時的時鐘循環中成為低電平，圖17中示出的緩沖電路20和22成為非激活狀態。在將內部時鐘啟動信號INCKE設定為高電平之前，停止自刷新指令施加后的指令的受理。如圖17中所示，通過按照外部時鐘啟動信號EXCKE對閂鎖電路71進行復位并使低功耗模式指示信號SRFPWD非激活來進行該低功耗模式結束時的內部時鐘啟動信號INCKE的置位。
如果內部時鐘啟動信號INCKE被激活，則緩沖電路20和22工作，取入來自外部的信號，生成內部信號。因而，施加低功耗模式結束指示指令，可使內部電路恢復到通常狀態。
圖19(A)是更具體地示出外部時鐘信號EXCLK與外部時鐘啟動信號EXCKE的時序關系的圖。如圖19(A)中所示，時鐘控制信號CLKE與外部時鐘信號EXCLK同步地作為單拍的脈沖信號來生成。與該時鐘控制信號CLKE同步地生成內部時鐘啟動信號INCKE，按照該內部時鐘啟動信號INCKE、外部時鐘啟動信號EXCKE和外部時鐘信號EXCLK，由CKE復位電路62生成時鐘激活信號ENCLK。
在通常工作模式時，即，低功耗模式指示信號SRFPWD為低電平時，按照外部時鐘信號EXCLK生成時鐘控制信號CLKE。如果按照外部時鐘啟動信號EXCKE的下降沿，內部時鐘啟動信號INCKE下降到低電平，則相應地時鐘激活信號ENCLK下降到低電平。但是，如果在下一個外部時鐘信號EXCLK的上升前外部時鐘啟動信號EXCKE上升到高電平，則響應于該外部時鐘信號EXCLK的上升沿，時鐘激活信號ENCLK上升到高電平，在該循環中，生成時鐘控制信號CLKE，可取入外部信號。
因而，即使內部時鐘啟動信號INCKE下降到低電平，由于時鐘激活信號ENCLK響應于外部時鐘信號EXCLKE的上升沿恢復到高電平，故即使外部時鐘啟動信號EXCKE在1個時鐘循環中下降到低電平，CLK緩沖電路64也進行取入外部時鐘信號的工作。但是，由于在內部時鐘啟動信號INCKE為高電平時按照緩沖時鐘信號CLKF生成內部時鐘信號INCLK，故如果該內部時鐘啟動信號INCKE成為低電平，則在該循環中不生成內部時鐘信號INCLK。
如果在外部時鐘信號EXCLK為高電平時將外部時鐘啟動信號EXCKE設定為低電平，則在下一個循環中內部時鐘信號INCLK下降到低電平。但是，即使內部時鐘啟動信號INCKE成為低電平，此時外部時鐘啟動信號EXCKE上升到高電平，時鐘激活信號ENCLK也維持高電平。因而，在1個時鐘循環期間中將外部時鐘啟動信號EXCKE設定為低電平的情況下，常時地與外部時鐘信號EXCLK同步地生成時鐘控制信號CLKE。
但是，即使在此時，如果內部時鐘啟動信號INCKE成為低電平，則也不生成內部時鐘信號INCLK。即，與時鐘控制信號CLKE同步地按照外部時鐘啟動信號EXCKE生成了內部時鐘啟動信號INCKE，如果內部時鐘啟動信號INCKE下降到低電平，則在下一個時鐘循環中，不生成內部時鐘信號INCLK，停止內部工作，內部電路維持前1個時鐘循環的狀態。
如上所述，根據對于外部時鐘啟動信號EXCKE的外部時鐘信號EXCLK或時鐘控制信號CLKE的設置時間/維持時間的不同，內部時鐘啟動信號INCKE被非激活的循環不同。因此，在自刷新指令施加時，在前1個循環中，要求外部時鐘啟動信號EXCKE從高電平下降到低電平。因而，在自刷新指令施加時，在該自刷新指令施加循環中，響應于時鐘控制信號CLKE的下降沿，內部時鐘啟動信號INCKE被非激活。在自刷新指令的施加循環中，生成了內部時鐘信號INCLK，內部電路可按照該自刷新指令準確地工作。
其次，參照圖19(B)，說明按照外部時鐘啟動信號EXCKE停止時鐘控制信號CLKE的發生的工作。首先，在外部時鐘信號EXCLK的上升前，使外部時鐘啟動信號EXCKE下降到低電平。響應于時鐘控制信號CLKE的下降，內部時鐘啟動信號INCKE下降到低電平。此外，由于外部時鐘啟動信號EXCKE和內部時鐘啟動信號INCKE為低電平，故時鐘激活信號ENCLK下降到低電平。如果即使在下一個循環中也使外部時鐘啟動信號EXCKE保持為低電平，則時鐘激活信號ENCLK維持為低電平，停止時鐘控制信號CLKE的發生，在下一個循環中，內部時鐘啟動信號INCKE維持低電平。
如果在外部時鐘信號EXCLK的上升前外部時鐘啟動信號EXCKE上升到高電平，則響應于外部時鐘信號EXCLK的上升，時鐘激活信號ENCLK上升到高電平。在下一個時鐘循環中，生成時鐘控制信號CLKE，響應于該時鐘控制信號CLKE的下降，內部時鐘啟動信號INCKE上升到高電平。
因而，如果外部時鐘啟動信號EXCKE在2個時鐘循環期間內維持為低電平，則此時在外部時鐘啟動信號EXCKE下降到低電平之后的第2個時鐘循環中，可使時鐘控制信號CLKE的發生停止。因而，在第2個時鐘循環中，可按照內部時鐘啟動信號INCKE使內部時鐘信號INCLK的發生停止。
其次，如果在外部時鐘信號EXCLK為高電平時外部時鐘啟動信號EXCKE下降到低電平，則在該循環中，發生時鐘控制信號CLKE。此外，內部時鐘啟動信號INCKE和時鐘激活信號ENCLK都處于高電平。
在下一個時鐘循環中，如果將外部時鐘啟動信號EXCKE維持為低電平，則在該循環中，響應于時鐘控制信號CLKE的下降，內部時鐘啟動信號INCKE和時鐘激活信號ENCLK下降到低電平。即，在生成外部時鐘信號EXCLK并生成時鐘控制信號CLKE時，在外部時鐘啟動信號EXCKE相對于該時鐘控制信號CLKE沒有足夠的維持時間時，內部信號的狀態不發生變化。
在該時鐘循環中，因而，時鐘輸入緩沖器取入外部時鐘信號，生成了緩沖時鐘信號CLKF。此外，也同樣生成內部時鐘信號INCLK。
在外部時鐘信號EXCLK為高電平時，如果外部時鐘啟動信號EXCKE上升到高電平，則響應于外部時鐘信號EXCLK的下降，時鐘激活信號ENCLK上升到高電平。因而，在該循環中，時鐘激活信號ENCLK為低電平，不生成時鐘控制信號CLKE。因而，CLK緩沖器64停止了工作。
在下一個循環中，時鐘激活信號ENCLK為高電平，按照來自CLK緩沖器64的緩沖時鐘信號CLKF，生成時鐘控制信號CLKE，響應于時鐘控制信號CLKE的下降，利用CKE緩沖器60，內部時鐘啟動信號INCKE上升到高電平。
即，如果外部時鐘啟動信號EXCKE在2個時鐘循環期間內保持為低電平，則在內部將時鐘控制信號CLKE設定為低電平，禁止外部時鐘信號EXCLK的取入，而且可使內部時鐘信號INCLK的發生停止。
因而，內部時鐘啟動信號INCKE與外部時鐘啟動信號EXCKE和外部時鐘信號EXCLK的時序關系無關地在使外部時鐘啟動信號EXCKE下降到低電平之后的第3個時鐘循環中，可按照時鐘激活信號ENCLK使發生停止。
因而，為了使內部時鐘啟動信號INCKE非激活，外部時鐘啟動信號EXCKE必須在2個時鐘期間內保持為低電平。因而，為了按照外部時鐘信號EXCLK設定內部時鐘啟動信號INCKE的狀態，如果使外部時鐘啟動信號EXCKE在3個時鐘期間內保持為低電平，則從該第3個時鐘循環起，內部時鐘啟動信號INCKE成為與外部時鐘啟動信號EXCKE的狀態對應的狀態。
再有，如果內部時鐘啟動信號INCKE下降到低電平，則在下一個時鐘循環中按照內部時鐘啟動信號INCKE使內部時鐘信號INCLK的發生停止。
因而，如果在規定時鐘循環期間內使外部時鐘啟動信號EXCKE保持為低電平，則將內部時鐘啟動信號INCKE固定于低電平，隔斷圖17中示出的控制緩沖電路20和地址緩沖電路22的電流路徑。由此，內部電路停止(pending)工作，不進行新的工作，在沒有必要取入外部信號時，通過使取入外部信號的緩沖器的電源成為隔斷狀態，即使在通常工作模式時也能減少消耗電流。
圖20是生成圖17中示出的CKE復位電路62的結構的一例的圖。在圖20中，CKE復位電路62包含倒相器62a，接受時鐘激活信號ENCLK；NAND電路62b，接受倒相器62a的輸出信號、外部時鐘信號EXCLK和互補的低功耗模式指示信號ZSRFPWD；NAND電路62c，接受NAND電路62b的輸出信號、互補的低功耗模式指示信號ZSRFPWD和外部時鐘啟動信號EXCKE；倒相器62d，接受內部時鐘啟動信號INCKE；置位/復位觸發器62e，響應于倒相器62d的輸出信號的下降而被復位，而且響應于NAND電路62c的輸出信號或功率接通復位信號PORB而被置位；倒相器62f，接受置位/復位觸發器62e的輸出信號；倒相器62g，接受互補的低功耗模式指示信號ZSRFPWD；NAND電路62h，接受時鐘激活信號ENCLK和內部時鐘啟動信號INCKE；以及復合門62i，按照倒相器62g的輸出信號φC、倒相器62f的輸出信號φA和NAND電路62h的輸出信號φB，生成時鐘激活信號ENCLK。
觸發器62e包含NAND門81，在第1輸入端上接受倒相器62d的輸出信號；以及3輸入端NAND門82c，接受NAND門81的輸出信號、NAND電路62c的輸出信號和功率接通復位信號PORB。將NAND門82的輸出信號供給倒相器62f。
復合門62i等效地包含NAND門83，接受倒相器62f的輸出信號φA和NAND電路62h的輸出信號φB；以及門84，接受NAND門83的輸出信號和倒相器62g的輸出信號φC，生成時鐘激活信號ENCLK。該門84在倒相器62g的輸出信號φC處于高電平且NAND門83的輸出信號為高電平時，輸出高電平的信號。從該門84輸出時鐘激活信號ENCLK。
在該圖20中示出的CKE復位電路62的結構中，在通常工作模式時，即，低功耗模式指示信號SRFPWD為低電平、互補的低功耗模式指示信號ZSRFPWD為高電平時，倒相器62g的輸出信號φC為低電平，門84作為緩沖器來工作，時鐘激活信號ENCLK按照NAND電路的輸出信號而變化。在通常工作模式時，CLK緩沖器64按照外部時鐘啟動信號EXCKE有選擇地形成其工作電流路徑，在工作時按照外部時鐘信號EXCLK生成緩沖時鐘信號CLKF(參照圖18以及圖19(A)和(B)的時鐘控制信號CLKE)。
另一方面，如果低功耗模式指示信號SRFPWD為高電平、指定低功耗模式，則互補的低功耗模式指示信號ZSRFPWD為低電平，倒相器62g的輸出信號φC為高電平，時鐘激活信號ENCLK為低電平，停止內部時鐘啟動信號INCKE和內部時鐘信號INCLK的發生，停止緩沖電路的工作。由此，減少在低功耗模式時的消耗電流。
如果將外部時鐘啟動信號EXCKE驅動為高電平，則非激活狀態的時鐘激活信號ENCLK再次被朝向高電平驅動。在低功耗模式時，通過使用外部時鐘啟動信號EXCKE解除信號輸入電路的電流隔斷狀態，輸入緩沖電路如下述那樣來工作，接受解除低功耗工作模式的指令、可恢復到通常工作模式。其次，參照圖21和圖22中示出的時序圖，說明該圖20中示出的CKE復位電路62的工作。
首先，參照圖21，說明通常工作模式時的工作。在電源接通時，功率接通復位信號PORB為低電平，將NAND門82的輸出信號初始設定為高電平。在通常工作模式時，低功耗模式指示信號ZSRFPWD為高電平，根據外部時鐘信號EXCLK和外部時鐘啟動信號EXCKE來決定NAND電路62b和62c的輸出信號的電壓電平。此外，倒相器62g的輸出信號φC固定于低電平。
如果電源電壓達到穩定，則功率接通復位信號PORB為高電平。如果外部時鐘啟動信號EXCKE在外部時鐘信號EXCLK之前成為高電平，則NAND門62c的輸出信號為低電平，NAND門82的輸出信號為高電平，倒相器62f的輸出信號φA為低電平，根據這一點，時鐘激活信號ENCLK為高電平。
接著，如果內部時鐘啟動信號INCKE按照外部時鐘啟動信號EXCKE而成為高電平，則NAND電路62h的輸出信號φB為低電平。
在外部時鐘信號EXCLK為高電平時，如果外部時鐘啟動信號EXCKE下降到低電平，則NAND電路62c的輸出信號為高電平，觸發器62e的狀態不變化。此外，在該時鐘循環中，由于內部時鐘啟動信號INCKE維持為高電平，故時鐘激活信號ENCLK維持高電平。
在下一個循環中，如果外部時鐘啟動信號EXCKE保持了以前的低電平，則內部時鐘啟動信號INCKE下降到低電平，NAND電路62h的輸出信號φB上升到高電平。響應于該內部時鐘啟動信號INCKE的下降，倒相器62d的輸出信號為高電平，NAND門81的兩輸入端成為高電平，其輸出信號成為低電平，相應地NAND門82的輸出信號為低電平。響應于該NAND門82的輸出信號的下降，倒相器62f的輸出信號φA上升到高電平。因而，NAND門83的輸入信號都為高電平，時鐘激活信號ENCLK下降到低電平。
如果在外部時鐘信號EXCLK為高電平時外部時鐘啟動信號EXCKE為高電平，則在外部時鐘信號EXCLK下降到低電平時，NAND門62c的輸出信號為低電平，NAND門82的輸出信號為高電平，相應地，倒相器62f的輸出信號φA為低電平。因而，NAND門83的輸出信號為高電平，時鐘激活信號ENCLK成為高電平。
在下一個時鐘循環中，內部時鐘啟動信號INCKE上升到高電平，NAND門62h的輸出信號φB為低電平。由此，可實現前面的圖19(A)和(B)中示出的工作。
在電源接通時，利用功率接通復位信號PORB，將NAND門82的輸出信號設定為高電平，相應地，倒相器62f的輸出信號φA為低電平，時鐘激活信號ENCLK為高電平。因而，如果內部時鐘啟動信號INCKE成為高電平，則NAND電路62h的輸出信號φB為低電平，在復合門62i中，NAND門83的輸出信號為高電平，即使觸發器62e為置位、倒相器62f的輸出信號φA上升，時鐘激活信號ENCLK也維持高電平。
因而，在通常工作模式時，可按照外部時鐘信號EXCLK和外部時鐘啟動信號EXCKE有選擇地激活/非激活時鐘激活信號ENCLK。
如果按照外部時鐘啟動信號EXCKE使內部時鐘啟動信號INCKE非激活，則控制緩沖電路20和地址緩沖電路22使工作電流路徑隔斷、被非激活。在該狀態下，只是維持內部工作，即使這些電路20和22都非激活，也不會產生任何問題。
其次，參照圖22，說明低功耗模式時的工作。在低功耗模式時，互補的低功耗模式指示信號ZSRFPWD從高電平成為低電平。在該低功耗模式轉移時，由于時鐘激活信號ENCLK為高電平，故倒相器62a的輸出信號為低電平，NAND電路62b的輸出信號為高電平。
因而，如果該低功耗模式指示信號SRFPWD上升到高電平、互補的低功耗模式指示信號ZSRFPWD成為低電平，則由復合門62i將時鐘激活信號ENCLK驅動為低電平。在該低功耗模式時，外部時鐘啟動信號EXCKE保持為低電平。內部時鐘啟動信號INCKE在被給予了該低功耗模式指示的循環中下降到低電平。
在自刷新模式等的低功耗模式的解除時，外部時鐘啟動信號EXCKE上升到高電平。這是因為，如上面說明的那樣，時鐘激活信號ENCLK為低電平，輸入緩沖器被設定為非導通狀態，不能接受外部指令。
如果該外部時鐘啟動信號EXCKE上升到高電平，圖17中示出的閂鎖電路71被復位，低功耗模式指示信號ZSRFPWD被復位，成為高電平。如果外部時鐘信號EXCLK處于低電平，則NAND門62b的輸出信號為高電平，響應于該外部時鐘啟動信號EXCKE的上升，NAND門62c的輸出信號為低電平，置位/復位觸發器62e被置位，其輸出信號為高電平，倒相器62f的輸出信號φA為低電平，時鐘激活信號ENCLK為高電平，CLK緩沖器被激活，按照外部時鐘信號EXCLK生成緩沖時鐘信號。
另一方面，如果外部時鐘啟動信號EXCKE在外部時鐘信號EXCLK為高電平時被設定為高電平，則在外部時鐘信號EXCLK為低電平時，NAND門62b的輸出信號為高電平，觸發器62e被置位，時鐘激活信號ENCLK為高電平。因而，時鐘激活信號ENCLK與外部時鐘啟動信號EXCKE和外部時鐘信號EXCLK的時序關系無關地在外部時鐘信號EXCLK為低電平時被激活，可按照下一個外部時鐘信號EXCLK生成緩沖時鐘信號。
內部時鐘啟動信號INCKE在該下一個循環中被驅動為高電平。按照該外部時鐘啟動信號EXCKE的激活，NAND門62h的輸出信號φB從高電平下降到低電平。因而，如果外部時鐘啟動信號EXCKE上升到高電平，則在下一個循環中，時鐘控制信號CLKE被激活，相應地內部時鐘啟動信號INCKE被激活，從該下一個循環起，可按照內部時鐘啟動信號INCKE來生成內部時鐘信號INCLK。
因而，從外部時鐘啟動信號EXCKE上升到高電平之后經過2個時鐘循環后，可接受來自外部的指令，設定內部狀態，可執行自刷新模式的解除。
在低功耗模式時，在CLK緩沖器、控制緩沖電路20和地址緩沖電路22的每一個中，通過按照時鐘激活信號ENCLK和內部時鐘啟動信號INCKE使其成為電源隔斷狀態，可大幅度地減少消耗電流。
此外，在該低功耗模式解除時，利用外部時鐘啟動信號EXCKE，在外部時鐘信號EXCLK為低電平時將時鐘激活信號ENCLK設定為激活狀態，可準確地確保低功耗模式解除指令施加時的2個時鐘循環，低功耗模式解除用的時序控制變得容易。
圖23是示出與1個輸入緩沖電路對應的控制部的結構的圖。在圖23中，利用接受狀態控制信號組ENG中包含的狀態控制信號ENi和內部時鐘啟動信號INCKE的AND電路90，生成對于對應的輸入緩沖電路的電流源晶體管的控制信號φEN。由此，即使在設置了多種形式的輸入緩沖器的結構中，也能在低功耗模式時可靠地隔斷各工作電流源的路徑，減少消耗電流。
在該圖23中示出的控制信號φEN可代替圖14和15中示出的狀態控制信號ENi來使用。
〔變更例〕圖24是概略地示出本發明的實施例4的變更例的結構的圖。在該圖24中示出的結構中，對控制緩沖電路20和地址緩沖電路22供給CS截止模式指示信號CSCUT、內部時鐘啟動信號INCKE和內部芯片選擇信號INZCS。不供給狀態控制信號組。即，在控制緩沖電路20和地址緩沖電路22中設置了1種形式的輸入緩沖器，按照CS截止模式指示信號CSCUT、內部芯片選擇信號INZCS和內部時鐘啟動信號INCKE，控制這些工作電流源。
因而，即使在沒有設置多種輸入緩沖器、設置1種輸入緩沖器的半導體存儲器中，也能利用下述結構按照該內部時鐘啟動信號INCKE隔斷工作電流源，同時對生成內部(緩沖)時鐘信號的CLK緩沖器64進行復位。其它的結構與圖17中示出的結構相同，對于對應的部分標以同一參照編號，省略其詳細的說明。
如上所述，按照本發明的實施例4，在低功耗模式時，如果滿足規定的條件，則以隔斷輸入緩沖電路的電流源的方式來構成，可進一步減少低功耗模式時的消耗電流。
再有，在低功耗模式時，如果外部時鐘啟動信號EXCKE在2個時鐘循環中維持為低電平，則使內部時鐘啟動信號INCKE非激活。使該外部時鐘啟動信號EXCKE保持為低電平的時鐘數也可在3個循環以上，此外，也可將特定的指令用于該電流源隔斷。
如上所述，按照本發明，對于1個信號輸入節點并列地設置多種(形式)輸入緩沖器，利用編程電路有選擇地使用，能用簡單的電路結構容易地利用所希望的形式的輸入緩沖器，可減少換向時間，相應地可降低制品成本。
以上，參照附圖詳細地說明了本發明，但這些說明始終是例示性的，而不是在任何意義上來限定本發明，本發明的要旨和范圍只由后附的權利要求書來限定，包含與權利要求的范圍均等的意義和范圍內的全部的變更。
權利要求
1.一種半導體裝置，其特征在于具備具有各不相同的形式的多個輸入緩沖器；以及生成擇一地使上述多個輸入緩沖器成為能工作狀態的信號的編程電路，上述多個輸入緩沖器能有選擇地按照上述編程電路的輸出信號來工作，按照在激活時所供給的信號來驅動內部節點。
2.如權利要求1中所述的半導體裝置，其特征在于上述編程電路包含能有選擇地熔斷的熔斷元件。
3.如權利要求1中所述的半導體裝置，其特征在于上述編程電路包含多個熔斷電路，各自包含能有選擇地熔斷的熔斷元件，而且生成與上述熔斷元件的熔斷/導通狀態對應的信號；以及譯碼電路，對上述多個熔斷電路的輸出信號進行譯碼，生成用來控制對于上述多個輸入緩沖器的能工作/不能工作的狀態的信號。
4.如權利要求1中所述的半導體裝置，其特征在于上述編程電路包含譯碼電路，該譯碼電路分別對被設定為規定的電壓電平的多個鍵合焊區供給的電壓信號進行譯碼，生成用來控制對于上述多個輸入緩沖器的能工作/不能工作的狀態的信號。
5.如權利要求1中所述的半導體裝置，其特征在于還具備寄存電路，存儲指定對于由工作激活信號導致的上述多個輸入緩沖器內的成為能工作的輸入緩沖器的控制是否為有效的信號，其中，上述工作激活信號表示對與上述多個輸入緩沖器對應地配置的輸入節點供給的外部信號是有效的；以及激活控制電路，激活按照上述工作激活信號和上述寄存電路的存儲信號有選擇地成為上述能工作的輸入緩沖器，上述激活控制電路在上述寄存電路的存儲信號表示由上述工作激活信號導致的上述成為能工作的輸入緩沖器的控制是有效的情況下，按照上述工作激活信號有選擇地激活上述成為能工作的輸入緩沖器，而且，在上述寄存電路的存儲信號表示由上述工作激活信號導致的上述成為能工作的輸入緩沖器的控制為無效的情況下，按照上述編程電路的輸出信號使上述多個輸入緩沖器成為工作狀態。
6.如權利要求1中所述的半導體裝置，其特征在于還具備次級緩沖電路，進一步對上述內部節點的信號進行緩沖處理并輸出；寄存電路，存儲指定由工作激活信號導致的上述次級緩沖電路的控制是否為有效的信號，其中，上述工作激活信號表示對與上述多個輸入緩沖器對應地配置的信號輸入節點供給的外部信號是有效的信號；以及激活控制電路，按照上述工作激活信號、上述寄存電路的存儲信號和上述編程電路的存儲信號，有選擇地激活上述次級緩沖電路，上述激活控制電路在上述寄存電路的存儲信號表示由上述工作激活信號導致的上述次級緩沖器的控制是有效的情況下，按照上述工作激活信號有選擇地激活上述次級緩沖器，而且，在上述寄存電路的存儲信號表示由上述工作激活信號導致的上述次級緩沖電路的控制為無效的情況下，使上述次級緩沖器成為常時工作狀態。
7.如權利要求1中所述的半導體裝置，其特征在于還具備時鐘啟動緩沖器，按照來自外部的時鐘啟動信號，生成內部時鐘啟動信號；時鐘激活電路，響應于上述內部時鐘啟動信號和外部時鐘啟動信號，激活時鐘激活信號；以及時鐘緩沖器，在上述時鐘激活信號的激活時，按照外部時鐘信號，生成內部時鐘信號，上述輸入緩沖器在上述內部時鐘啟動信號的非激活時成為非工作狀態，此外，如果上述外部時鐘信號在規定期間內被保持為非激活狀態，則上述時鐘激活信號被非激活。
8.一種半導體裝置，其特征在于具備信號輸入電路，包含在激活時對來自外部的信號進行緩沖處理以生成內部信號的輸入緩沖器；寄存電路，存儲指定由工作激活信號導致的上述輸入電路的控制是否為有效的信號，其中，上述工作激活信號表示上述外部信號為有效的信號；以及激活控制電路，按照上述工作激活信號和上述寄存電路的存儲信號，有選擇地激活上述信號輸入電路，上述激活控制電路在上述寄存電路的存儲信號表示由上述工作激活信號導致的上述信號輸入電路的控制是有效的情況下，按照上述工作激活信號有選擇地激活上述信號輸入電路，而且，在上述寄存電路的存儲信號表示由上述工作激活信號導致的上述信號輸入電路的控制為無效的情況下，使上述信號輸入電路成為常時工作狀態。
9.如權利要求8中所述的半導體裝置，其特征在于上述激活控制電路控制上述輸入緩沖器的激活/非激活。
10.如權利要求8中所述的半導體裝置，其特征在于上述信號輸入電路包含對上述輸入緩沖器的輸出信號進一步進行緩沖處理并輸出的次級緩沖電路，上述激活控制電路控制上述次級緩沖電路的激活/非激活。
11.如權利要求8中所述的半導體裝置，其特征在于上述半導體裝置是按照時鐘信號工作的同步型的半導體存儲器，上述工作激活信號是表示上述半導體存儲器已被選擇的芯片選擇信號。
12.一種半導體裝置，其特征在于，具備緩沖電路，在激活時對來自外部的信號進行緩沖處理；時鐘緩沖器，在時鐘啟動信號的激活時，按照外部時鐘信號，生成內部時鐘信號；時鐘檢測裝置，在低功耗工作模式時，檢測上述時鐘啟動信號是否在規定期間內處于非激活狀態；以及控制電路，響應于上述時鐘檢測裝置的檢測信號，使上述緩沖電路和時鐘緩沖器成為非激活狀態。
13.如權利要求12中所述的半導體裝置，其特征在于上述半導體裝置是與外部時鐘信號同步地工作的時鐘同步型半導體存儲器，上述低功耗工作模式是停止對于上述半導體存儲器的存取的工作模式。
14.如權利要求12中所述的半導體裝置，其特征在于上述時鐘檢測裝置包含響應于來自外部的時鐘啟動信號的激活使該檢測信號成為非激活的裝置，上述控制電路響應于上述檢測信號，使激活控制信號成為非激活，而且，響應于上述外部時鐘啟動信號和上述外部時鐘信號，激活上述激活控制信號，上述緩沖電路和上述時鐘緩沖器在上述激活控制信號的激活時工作，按照所供給的信號生成對應的內部信號。
15.如權利要求14中所述的半導體裝置，其特征在于上述控制電路在上述外部時鐘信號為第1邏輯電平時，按照來自上述來自外部的時鐘啟動信號，使上述激活控制信號為非激活。
全文摘要
在控制緩沖電路(20)和地址緩沖電路(22)中，對每個引腳端子設置多種形式的緩沖電路，按照狀態控制信號組(ENG)，激活1種形式的輸入緩沖器。此外，按照在模式寄存器中存儲了的CS截止模式指示信號(CSCUT)和內部芯片選擇信號，有選擇地在備用狀態時隔斷這些控制緩沖電路和地址緩沖電路電流路徑。此外，在指定了低功耗模式時，按照外部時鐘啟動信號(EXCKE)和低功耗模式指示信號(SRFPWD)，隔斷發生內部時鐘信號的CLK緩沖器(64)的電流路徑，還隔斷控制緩沖電路和地址緩沖電路電流路徑。
文檔編號G11C11/407GK1391229SQ02119179
公開日2003年1月15日 申請日期2002年5月13日 優先權日2001年6月13日
發明者松本淳子, 山內忠昭, 岡本武郎 申請人:三菱電機株式會社