非易失性半導體存儲器的編程方法

專利名稱：非易失性半導體存儲器的編程方法
技術領域：
本發明涉及由具備1個字柵和被2個控制柵控制的2個非易失性存儲元件的雙存儲單元構成的非易失性半導體存儲器的編程方法。
背景技術：
作為非易失性半導體裝置，已知有溝道與柵之間的柵絕緣層由氧化硅膜、氮化硅膜和氧化硅膜的層疊體構成、電荷被俘獲在氮化硅膜中的MONOS(金屬-氧化物-氮化物-氧化物-半導體或襯底)型的非易失性半導體裝置。
在文獻(Y.Hayashi，et al，2000 Symposiumon VLSI TechnologyDigest of Technical Papers p.122-p.123)中公開了該MONOS型非易失性半導體存儲器。在該文獻中，公開了具備1個字柵和被2個控制柵控制的2個非易失性存儲元件(MONOS存儲元件或單元)的雙MONOS flash(閃速)存儲單元。即，1個flash存儲單元具有2個電荷的俘獲部位。
分別在行方向和列方向上排列多個具有這樣的結構的多個雙MONOS flash存儲單元，構成存儲單元陣列區。

發明內容為了驅動該雙MONOS flash存儲單元，需要2條位線、1條字線和2條控制柵線。但是，在驅動多個雙存儲單元時，即使是不同的控制柵，在設定為相同的電位的情況下，也可共同地連接這些線。
在這種flash存儲單元的工作中，有數據的擦除、編程和讀出。通常在8位或16位的選擇單元(已被選擇的非易失性存儲元件)中同時實施數據的編程和讀出。
在此，在MONOS flash存儲器中，將沒有互相進行元件隔離的多個雙MONOS flash存儲單元連接到1條字線上。然后，為了對某個特定的選擇單元進行數據編程，不僅必須進行具有該選擇單元的雙MONOSflash存儲器的電壓設定，而且必須適當地對與其鄰接的雙MONOSflash存儲單元適當地進行電壓設定。
在此，在這種非易失性存儲器中，數據的干擾成為要研究的課題。所謂數據的干擾，指的是在對選擇單元的控制柵線和位線施加高電位進行編程時，由于共用的布線的緣故，也對非選擇的單元施加高電位，通過在每次編程時重復該狀態，就對非選擇單元(非選擇的非易失性存儲元件)進行編程或擦除，對非選擇單元的數據進行干擾。
本發明提供下述一種非易失性半導體存儲器的編程方法在對選擇單元進行數據編程時，適當地設定對于包含該選擇單元的雙存儲單元和與其鄰接的雙存儲單元的電壓，可防止對非選擇單元的干擾。
本發明的一種形態是一種非易失性半導體存儲器的編程方法，該方法是對于排列了多個具有1個字柵和被第1、第2控制柵控制的第1、第2非易失性存儲元件的雙存儲單元的上述字柵被連接到1條字線上的鄰接的3個雙存儲單元(i-1)、(i)、(i+1)中的上述雙存儲單元(i)的上述第2非易失性存儲元件進行數據編程的方法，其特征在于將上述字線的電壓設定為編程用字線選擇電壓，將上述雙存儲單元(i)的上述第2控制柵和上述雙存儲單元(i+1)的上述第1控制柵的電壓設定為編程用控制柵電壓，將上述雙存儲單元(i-1)的上述第2控制柵和上述雙存儲單元(i)的上述第1控制柵的電壓設定為過載電壓，將共同連接到上述雙存儲單元(i)的上述第2非易失性存儲元件和上述雙存儲單元(i+1)的上述第1非易失性存儲元件上的位線的電壓設定為編程用位線電壓，將連接到上述雙存儲單元(i+1)的上述第2非易失性存儲元件上的位線的電壓設定為比0V高的電壓。
本發明的另一種形態是一種非易失性半導體存儲器的編程方法，該方法是對于排列了多個具有1個字柵和被第1、第2控制柵控制的第1、第2非易失性存儲元件的雙存儲單元的上述字柵被連接到1條字線上的鄰接的3個雙存儲單元(i-1)、(i)、(i+1)中的上述雙存儲單元(i)的上述第1非易失性存儲元件進行數據編程的方法，其特征在于將上述字線的電壓設定為編程用字線選擇電壓，將上述雙存儲單元(i-1)的上述第2控制柵和上述雙存儲單元(i)的上述第1控制柵的電壓設定為編程用控制柵電壓，
將上述雙存儲單元(i)的上述第2控制柵和上述雙存儲單元(i+1)的上述第1控制柵的電壓設定為過載電壓，將共同連接到上述雙存儲單元(i-1)的上述第2非易失性存儲元件和上述雙存儲單元(i)的上述第1非易失性存儲元件上的位線的電壓設定為編程用位線電壓，將連接到上述雙存儲單元(i-1)的上述第1非易失性存儲元件上的位線的電壓設定為比0V高的電壓。
在本發明的任一形態中，通過減小與數據被編程的選擇單元(已被選擇的非易失性存儲元件)鄰接的非選擇的雙存儲單元的源、漏間(位線間)的電位差，防止在非選擇的雙存儲單元中的穿通電流，可防止在非選擇單元(非選擇的非易失性存儲元件)中的干擾。
此外，作為在位線中被設定的比0V高的電壓，最好定為與編程用字線選擇電壓為同等以上。如果這樣做，則在選擇單元的相鄰的非選擇的雙存儲單元中，包含字柵的晶體管部分就難以導通，妨礙穿通電流的流動。根據這一點，也可防止在與選擇單元鄰接的非選擇的雙存儲單元中產生干擾。
此外，在本發明的任一形態中，通過利用恒流源來限制編程時流入位線中的電流，也可適當地設定該位線的電壓，能可靠地實施編程工作。
在此，最好將編程用字線選擇電壓設定為高到使流過上述恒流源的電流以上的電流流過已被選擇的雙存儲單元的源、漏間的程度的電壓。即使這樣做，由于也可利用恒流源將編程時流入位線的電流限制為恒定值，故可適當地設定該位線的電壓，能可靠地實施編程工作。
這樣，如果將編程用字線選擇電壓設定得較高，雖然容易發生在非選擇單元中的干擾，但由于如上所述可減小非選擇單元的源、漏間的電位差，故可防止在非選擇單元中的干擾。
第1、第2非易失性存儲元件的每一個可具有由氧化膜(O)、氮化膜(N)和氧化膜(O)構成的ONO膜作為電荷的俘獲部位，但不限于此，可采用其它的結構。


圖1是在與本發明的一個實施例的非易失性半導體存儲器中使用的存儲單元的剖面圖。
圖2(A)是圖1中示出的非易失性半導體存儲器整體的平面布局圖，圖2(B)是圖2(A)中的2個扇區的平面圖，圖2(C)是圖2(B)中的一個存儲器塊的平面圖，圖2(D)是圖2(C)中的一個大塊的平面圖，圖2(E)是圖2(D)中的一個小塊的平面圖。
圖3是說明圖2(B)中示出的一個扇區的多個小存儲器塊及其布線用的概略說明圖。
圖4是圖3中示出的小存儲器塊的電路圖。
圖5是示出圖3中示出的小存儲器塊與控制柵驅動器的關系的電路圖。
圖6是示出鄰接的2個扇區中的2個存儲器塊與局部驅動器的關系的概略說明圖。
圖7是示出選擇塊、與其相向的非選擇的相向塊和其它的非選擇塊的概略說明圖。
圖8是圖1中示出的存儲單元的等效電路圖。
圖9是說明圖1中示出的非易失性半導體存儲器中的數據讀出工作用的概略說明圖。
圖10是說明數據讀出時的選擇塊內的電壓設定用的概略說明圖。
圖11是示出圖1中示出的存儲單元中的控制柵電壓VCG與源-漏電流Ids的關系的特性圖。
圖12是說明數據讀出時的非選擇的相向塊內的電壓設定用的概略說明圖。
圖13是說明數據讀出時的相向塊以外的非選擇塊內的電壓設定用的概略說明圖。
圖14是說明圖1中示出的非易失性半導體存儲器中的數據寫入(編程)工作用的概略說明圖。
圖15是說明數據編程時的選擇塊內的電壓設定用的概略說明圖。
圖16是概略地示出連接到位線上的Y通過電路的電路圖。
圖17是說明數據編程時的非選擇的相向塊內的電壓設定用的概略說明圖。
圖18是說明數據編程時的相向塊以外的非選擇塊內的電壓設定用的概略說明圖。
圖19是說明對于與圖15不同的選擇一側的存儲元件的數據編程時的選擇塊內的電壓設定用的概略說明圖。
圖20是說明圖1中示出的非易失性半導體存儲器中的數據擦除工作用的概略說明圖。
圖21是說明數據擦除時的選擇塊內的電壓設定用的概略說明圖。
圖22是說明數據擦除時的非選擇的相向塊內的電壓設定用的概略說明圖。
圖23是說明數據擦除時的相向塊以外的非選擇塊內的電壓設定用的概略說明圖。
具體實施例方式
以下，參照附圖，說明本發明的實施例。
(雙存儲單元的結構)圖1示出了非易失性半導體存儲器的一個剖面。在圖1中，1個雙存儲單元100具有在P型阱102上經柵氧化膜由包含例如多晶硅的材料形成的字柵104；第1、第2控制柵106A、106B；以及第1、第2存儲元件(MONOS存儲元件)108A、108B。
第1、第2控制柵106A、106B在字柵104的兩側壁上被形成，分別與字柵104在導電性方面絕緣。
第1、第2存儲元件108A、108B的每一個通過在用與MONOS的M(金屬)相當的多晶硅形成的第1、第2控制柵106A、106B的一個與P型阱102之間層疊氧化膜(O)、氮化膜(N)和氧化膜(O)而構成。再有，第1、第2控制柵106A、106B也可用硅化物(silicide)等的導電材料來構成。
這樣，1個雙存儲單元100具有配備了分離柵(第1、第2控制柵106A、106B)的第1、第2MONOS存儲元件108A、108B，在第1、第2MONOS存儲元件108A、108B內共用了一個字柵104。
該第1、第2MONOS存儲元件108A、108B分別起到電荷的俘獲部位的功能。第1、第2MONOS存儲元件108A、108B的每一個可用ONO膜109來俘獲電荷。
如圖1中所示，在行方向(圖1的第2方向B)上隔開一定間隔排列的多個字柵104共同地連接到用多晶硅硅化物等形成的1條字線WL上。
此外，圖1中示出的控制柵106A、106B沿列方向(與圖1的紙面垂直的第1方向A)延伸，被在列方向上排列的多個雙存儲單元100所共用。于是，也將符號106A、106B稱為控制柵線。
在此，將在比例如字柵、控制柵以及字線更上層的金屬層所形成的子控制柵線SCG[i+1]連接到第[i]的雙存儲單元100[i]的控制柵線106B和第[i+1]的雙存儲單元100[i+1]的控制柵線106A上。
在P型阱102中設置了被第[i]的雙存儲單元100[i]的MONOS存儲元件108B和第[i+1]的雙存儲單元100[i+1]的MONOS存儲元件108A共用的第[i+1]的雜質層110[i+1]。
這些雜質層110[i]、[i+1]、[i+2]例如是在P型阱內形成的n型雜質層，沿列方向(與圖1的紙面垂直的第1方向A方向)延伸，具有被在列方向上排列的多個雙存儲單元100共用的位線的功能。于是，也將符號110[i]、[i+1]、[i+2]等稱為位線BL[i]、[i+1]、[i+2]。
(非易失性半導體存儲器的整體結構)參照圖2(A)～圖2(E)說明使用上述的雙存儲單元100而構成的非易失性半導體存儲器的整體結構。
圖2(A)是1個芯片的非易失性半導體存儲器的平面布局圖，具有存儲單元陣列區200和總體字線譯碼器201。存儲單元陣列區200具有例如合計64個、即第0～第63扇區210。
64個扇區210，如圖2(A)中所示，是在第2方向(行方向)上分別分割了存儲單元陣列區200的區域，各扇區210具有以第1方向(列方向)為長度方向的縱長形狀。數據擦除的最小單位是扇區210，一并地或以時間分割的方式擦除扇區210內的存儲數據。
存儲器陣列區200具有例如4K條字線WL和4K條位線BL。在此，在本實施例中，由于將2個MONOS存儲元件108A、108B連接到1條位線BL上，故4K條位線BL意味著8Kbit的存儲容量。各扇區210的存儲容量為存儲器整體的存儲容量的1/64，具有由(4K條字線WL)×(64條位線BL)×2定義的存儲容量。
圖2(B)示出了圖2(A)中示出的非易失性半導體存儲器的相鄰的2個第0和第1扇區210的細節。如圖2(B)中所示，在2個扇區210的兩側，配置了局部驅動器(包含局部控制柵驅動器、局部位線選擇驅動器和局部字線驅動器)220A、220B。此外，在2個扇區210和2個局部驅動器220A、220B的例如上邊，配置了扇區控制電路222。
各扇區210在第2方向上被分割，具有能對16位的數據進行讀、寫的I/O0～I/O15用的16個存儲器塊(與輸入輸出位對應的存儲器塊)214。各存儲器塊214，如圖2(B)中所示，具有4K(4096)條字線WL。
如圖2(C)中所示，圖2(B)中示出的一個扇區210在第1方向A上被分割為8個大塊212。該各大塊212，如圖2(D)中所示，在第1方向A上被分割為8個小塊215。
各小塊215，如圖2(E)中所示，具有64條字線WL。
(扇區的細節)圖3示出了圖2(A)中示出的扇區0的細節。圖3中示出的小存儲器塊216，如圖4中所示，是在列方向上例如排列了64個雙存儲單元100、在行方向上例如排列了4個雙存儲單元100的存儲器塊。將例如4條子控制柵線SCG0～SCG3、作為數據的輸入輸出線的4條位線BL0～BL3和64條字線WL連接到一個小存儲器塊216上。
在此，將偶數列(第0列或第2列)的多個雙存儲單元的每一個的第2控制柵106B和奇數列(第1列或第3列)的多個雙存儲單元的每一個的第1控制柵106A共同連接到偶數的子控制柵線SCG0、SCG2上。同樣，將奇數列(第1列或第3列)的多個雙存儲單元的每一個的第2控制柵106B和偶數列(第0列或第2列)的多個雙存儲單元的每一個的第1控制柵106A共同連接到奇數的子控制柵線SCG1、SCG3上。
如圖3中所示，在一個存儲器塊214內在列方向上排列了64個小存儲器塊216，為了進行16位的輸入輸出，在行方向上排列了與16個I/O0～I/O15對應的16個存儲器塊214。
將在行方向上排列的16個小存儲器塊216的16條子控制柵線SCG0在行方向上共同連接到主控制柵線MCG0上。同樣，將16條子控制柵線SCG1共同連接到主控制柵線MCG1上，將16條子控制柵線SCG2共同連接到主控制柵線MCG2上，將16條子控制柵線SCG3共同連接到主控制柵線MCG3上。
設置了作為該扇區0的控制柵驅動部的CG驅動器300-0～300-63。將在行方向上延伸的上述4條主控制柵線MCG0～MCG3連接到該CG驅動器300上。
圖5示出了相鄰的扇區0與扇區1的關系。扇區0與扇區1共用字線WL，但分別獨立地設置了主控制柵線MCG和主位線MBL。特別是在圖5中，示出了與扇區0對應的CG驅動器300-0～300-1，與扇區1對應的CG驅動器301-0～301-1，在每個扇區中獨立地設置了CG驅動器。
將在每個小存儲器塊216中配置的位線BL0(雜質層)共同連接到作為金屬布線的主位線MBL上。該主位線MBL在列方向上排列的小存儲器塊間被共有。在從該主位線MBL至小存儲器塊內的各位線BL0的各路徑途中配置了位線選擇門217A。再有，將上述的位線選擇門217A分別連接到第偶數條的位線BL0、BL2、BL4...上，而雖然在圖5中省略了，但將位線選擇門217B分別連接到第奇數條的位線BL1、BL3、BL5...上(參照圖10、圖15)。
在圖6中示出相鄰的2個第0、第1扇區210內的2個小塊215和其兩側的局部驅動器220A、220B的細節。如圖6中所示，在左側的局部驅動器220A中配置了與圖3和圖5中示出的CG驅動器300相當的4個局部控制柵線驅動器CGDRV0～CGDRV3。同樣，在右側的局部驅動器220B中配置了與圖5中示出的CG驅動器301相當的4個局部控制柵線驅動器CGDRV0～CGDRV3。
此外，在左側的局部驅動器220A中配置了驅動扇區0、1內的第偶數條字線WL0、2、...62的局部字線驅動器WLDRV0、WLDRV2、...WLDRV62和驅動扇區0內的1條冗余字線的WLDRVR0。在右側的局部驅動器220B中配置了驅動扇區0、1內的第奇數條字線WL1、3、...63的局部字線驅動器WLDRV1、WLDRV3、...WLDRV63和驅動扇區1內的1條冗余字線的WLDRVR1。
再者，在左側的局部驅動器220A中配置了驅動連接到扇區0、1的例如第偶數條位線BL0、BL2上的位線選擇門217A的局部位線驅動器BSRV0。在右側的局部驅動器220B中配置了驅動連接到扇區0、1的例如第奇數條位線BL1、BL3上的位線選擇門217B的局部位線驅動器BSRV1。
(工作說明)在此，說明本實施例的非易失性半導體存儲器中的數據讀出、數據編程和數據擦除工作。
在以下的說明中，使用選擇塊(Selected Block)、非選擇的相向塊(Opposite Block)和非選擇塊(Unselected Block)等術語。這些術語是小塊215的稱呼的種類。所謂選擇塊，如圖7中所示，如果例如以一對扇區0、1為例，則意味著例如在扇區0內已被選擇的一個小塊215。所謂非選擇的相向塊，意味著它是與扇區0鄰接的扇區1內的小塊215、而且是與選擇塊鄰接的小塊215。所謂非選擇塊，意味著扇區0、1內的選擇塊和相向塊以外的全部的小塊215(包含扇區2～63)。
此外，在讀時或編程時的選擇塊內，有選擇單元(Selected Cell已被選擇的雙存儲單元100)和非選擇單元(Unselected Cell未被選擇的雙存儲單元100)。再者，在選擇單元中，有選擇側(SelectedSide)的存儲元件108A或108B和相向側(Opposite Side)的存儲元件108B或108A。
在以上那樣的定義下，在下述的表1和表2中示出讀時、編程時和擦除(erase)時的控制柵線CG、位線BL和字線WL的各電位。對EP-0303501，EP-0303601通用[表1]

對EP-0303501，EP-0303601通用[表2]

以下，根據表1和表2，說明各模式的工作。
(來自存儲單元的數據讀出)如圖8中所示，可將一個雙存儲單元100模式化為串聯連接了由字柵104驅動的晶體管T2和由第1、第2控制柵106A、106B分別驅動的晶體管T1、T3的結構。
在說明雙存儲單元100的工作時，如圖9中所示，首先說明例如在扇區0中的某個選擇塊(已被選擇的小塊215)內鄰接的3個雙存儲單元100[i-1]、[i]、[i+1]、[i+2]的各處的電位的設定。圖9是說明以反相模式讀出來自連接到字線WL1上的雙存儲單元100[i]的字柵104的右側的MONOS存儲元件108B(選擇單元)的數據的情況的圖，圖10示出了此時的選擇塊中的電壓設定。
此時，對處于與雙存儲單元100[i]為同一行的字線WL1施加Vdd(例如1.8V)作為讀出用字線選擇電壓，使該行的各晶體管T2導通。此外，經子控制柵線SCG[i]對雙存儲單元100[i]的左側(相向單元)的控制柵106A施加過載電壓(例如3V)，使與MONOS存儲元件108A相當的晶體管T1導通。作為雙存儲單元100[i]的右側的控制柵106B的電壓VCG，施加讀出電壓Vread(例如1.5V)。
此時，根據字柵104的右側的MONOS存儲元件108B(選擇單元)中是否蓄積了電荷，如以下那樣來知道與MONOS存儲元件108B相當的晶體管T3的工作。
圖11示出了對雙存儲單元100[i]的右側(選擇單元側)的控制柵106B的施加電壓和與由其控制的MONOS存儲元件108B(選擇單元)相當的晶體管T3的源-漏間流過的電流Ids的關系。
如圖11中所示，在MONOS存儲元件108B(選擇單元)中沒有蓄積電荷的情況下，如果控制柵電壓VCG超過低的閾值電壓Vlow，則電流Ids開始流動。與此不同，在MONOS存儲元件108B(選擇單元)中蓄積了電荷的情況下，只要選擇側的控制柵電位VCG不超過高的閾值電壓Vhigh，電流Ids就不開始流動。
在此，將數據讀出時施加到選擇側的控制柵106B上的電壓Vread設定為2個閾值電壓Vlow與Vhigh的大致中間的電壓。
因而，在MONOS存儲元件108B(選擇單元)中沒有蓄積電荷的情況下，電流Ids流動，在MONOS存儲元件108B(選擇單元)中蓄積了電荷的情況下，電流Ids不流動。
在此，如圖10中所示，將數據讀出時連接到相向單元上的位線BL[i](雜質層110[i])連接到讀出放大器上，將其它的位線BL[i-1]、[i+1]、[i+2]的電位VD[i-1]、[i+1]、[i+2]分別設定為0V。如果這樣做，則由于在MONOS存儲元件108B(選擇單元)中沒有蓄積電荷的情況下電流Ids流動，故經導通狀態的晶體管T1、T2在相向側的位線BL[i]中流過例如25μA以上的電流。與此不同，由于在MONOS存儲元件108B(選擇單元)中蓄積了電荷的情況下電流Ids不流動，故即使晶體管T1、T2為導通狀態，流過連接到相向單元上的位線BL[i]中的電流例如不到10nA。于是，通過檢測在讀出放大器中流過相向側的位線BL[i]中的電流，可進行來自雙存儲單元100[i]的MONOS存儲元件108B(選擇單元)的數據讀出。
再有，在本實施例中，如圖10中所示，將位線選擇晶體管(n型MOS晶體管)217A連接到位線BL[i]、[i+2]上，將位線選擇晶體管217B連接到位線BL[i-1]、[i+1]上。
由于尺寸的關系，要確保這些選擇晶體管217A、217B的高的電流驅動能力是困難的，在本實施例中，例如將溝道寬度定為W＝0.9微米，將溝道長度定為L＝0.8微米。
在連接到讀出放大器的位線BL[i]中，在必須確保上述電流的方面，經未圖示的升壓電路供給了位線選擇晶體管217A的柵電壓，例如供給了4.5V的電壓。
另一方面，圖10的選擇側的MONOS存儲元件108A的源側的電壓為接近于0V的電壓(約幾十～百mV)。因此，由于位線選擇晶體管217B的受背柵的影響較小，故將其柵電壓設定為Vdd。由于可不對該柵供給4.5V，故可減小上述的升壓電路(充電泵)的負載。
再有，關于選擇塊內的非選擇單元，成為如表1所示的電壓設定。
其次，在與扇區0內的選擇塊相向的扇區1內的相向塊(小塊215)中，成為如表2所示的電壓設定，在圖12中示出其狀況。在圖12中，由于各字線WL的電壓、位線選擇晶體管的柵電壓在扇區0、1中被共用，故成為與圖10中示出的選擇塊內相同的設定。將位線的電壓全部設定為0V。
在選擇塊和相向塊以外、且存在于扇區0～63的非選擇塊(小塊215)中，成為如表2所示的電壓設定，在圖13中示出其狀況。
在該非選擇塊中，將位線選擇晶體管217A、217B的柵電壓、字線WL、控制柵線CG的電壓都設定為0V。由于位線選擇晶體管217A、217B已導通，故位線BL成為浮置狀態。
(存儲單元的編程)圖14是說明連接到字線WL1上的雙存儲單元100[i]的字柵104的右側的MONOS存儲元件108B(選擇單元)的數據編程的情況的圖，圖15示出了選擇塊內的電壓設定的狀況。在該數據編程工作之前，實施了后述的數據擦除工作。
在圖14中，與圖9相同，將子控制柵線SCG[i]的的電位定為過載電位(例如，2.5V)，將子控制柵線SCG[i-1][i+2]的電位定為0V。在此，所謂過載電位，指的是不管雙存儲單元100[i]的左側的MONOS存儲元件108A(與選擇側的元件相反一側的元件)是否進行編程、都使與MONOS存儲元件108A相當的晶體管T1導通并且是為了流過編程電流所必要的電位。此外，利用字線WL1，將圖15的各字柵104的電位設定為比電源電壓Vdd低的例如約1.0V的編程用字線選擇電壓。此外，經子控制柵線SCG[i+1]將雙存儲單元100[i+1]的右側的MONOS存儲元件108B(選擇單元)的電位設定為作為編程用控制柵電壓的圖4中示出的寫入電壓Vwrite(例如，5.5V)。
其次，參照圖16，說明位線BL的電壓設定。圖16概略地示出了連接到位線BL上的Y通過電路400的內部情況。
在該Y通過電路400內設置將位線BL連接到讀出放大器或位線驅動器上用的第1晶體管401和連接到除此以外的路徑上用的第2晶體管402。對第1、第2晶體管401、402的柵輸入相反的信號YS0、/YS0。
在第2晶體管402的源上，經開關403設置了電源電壓Vdd(1.6V)和例如流過5μA的恒定電流的恒流源404。
在編程時，圖14和圖15的位線BL[i+1]的電壓VD[i+1]經圖16的第1晶體管401被連接到位線驅動器上，被設定為作為編程用位線電壓的例如5V。
此外，位線BL[i+2]的電壓經圖16的第2晶體管402和開關403被設定為Vdd。
位線BL[i-1]、[i]都經圖16的第2晶體管402和開關403連接到恒流源404上。但是，連接到位線BL[i-1]上的MONOS單元因其控制柵線CG[i-1]為0V而關斷，由于不流過電流，故經恒流源404被設定為0V。
如果這樣做，則雙存儲單元100[i]的晶體管T1、T2分別導通，朝向位線BL[i]流過電流Ids，另一方面，在MONOS存儲元件108B的ONO膜109中俘獲溝道熱電子(CHE)。這樣，就實施了MONOS存儲元件108B的編程工作，寫入數據的「0」或「1」。
在此，也有將編程用字線選擇電壓不是設定為約1V而是設定為約0.77V、將位線BL[i]的電壓定為0V的方法。在本實施例中，一邊使編程用字線選擇電壓上升到約1V，來增加源、漏間電流，一邊用恒流源404來限制編程時流過位線BL[i]的電流，因此，可最佳地設定位線BL[i]的電壓(0～1的范圍，在本實施例中，約為0.7V)，可最佳地實施編程工作。
在上述的工作中，也對非選擇的雙存儲單元100[i+1]的右側的非易失性存儲元件108A的控制柵施加5.5V。此時，由于將雙存儲單元100[i+1]的右側的控制柵CG[i+2]的電壓定為0V，故本來在雙存儲單元100[i+1]的源、漏間(位線間)不流過電流。但是，由于對位線BL[i+1]施加5V，故如果對雙存儲單元100[i+1]的源、漏間(位線間)施加高電場，則流過穿通電流，產生了寫干擾。因此，不將位線BL[i+2]的電壓定為0V，而是定為Vdd，這樣可減小源、漏間的電位差，防止了寫干擾。此外，通過將位線BL[i+2]的電壓定為超過0V的電壓、最好定為與編程時的字線選擇電壓為同等以上，由于存儲單元[i+1]的晶體管T2難以導通，故由此也可防止干擾。
此外，由于必須對位線BL[i+1]供給5V，故對位線選擇晶體管217B的柵施加了8V。另一方面，也對位線選擇晶體管217A的柵施加了相同的8V。在根據上述的原因必須將位線BL[i+2]的電壓設定為Vdd的方面，由于必須也對晶體管217A的柵施加比Vdd高的電壓，故使用了與晶體管217B的柵電壓相同的8V。再有，位線選擇晶體管217A的柵電壓比Vdd+Vth高即可。
再有，關于選擇塊內的非選擇單元，成為如表1所示的電壓設定。
其次，在與扇區0內的選擇塊相向的扇區1內的相向塊(小塊215)中，成為如上述的表2所示的電壓設定，在圖17中示出其狀況。在圖17中，由于各字線WL的電壓、位線選擇晶體管的柵電壓在扇區0、1中被共用，故成為與圖14中示出的選擇塊內相同的設定。將位線的電壓全部設定為0V。
在選擇塊和相向塊以外、且存在于扇區0～63的非選擇塊(小塊215)中，成為如上述的表2所示的電壓設定，在圖18中示出其狀況。
在該非選擇塊中，將位線選擇晶體管217A、217B的柵電壓、字線WL、控制柵線CG的電壓都設定為0V。由于位線選擇晶體管217A、217B已導通，故位線BL成為浮置狀態。
為了對雙存儲單元100[i]的左側的MONOS存儲元件108A進行編程，如圖19那樣設定雙存儲單元100[i-1]、[i]、[i+1]的各處的電位即可。
(存儲單元的數據擦除)圖20是一并地對扇區0內的全部存儲單元進行數據擦除用的概略說明圖，圖21中圖示了對于該扇區0的一部分的存儲單元的設定電壓的狀況。
在圖20中，利用字線WL將各字柵104的電位設定為0V，利用子控制柵線SCG[i-1]、[i]、[i+1]、[i+2]將控制柵106A、106B的電位設定為例如約-1～-3V的擦除用控制柵線電壓。再者，利用位線選擇晶體管217A、217B、位線驅動器將位線BL[i-1]、[i]、[i+1]、[i+2]的各電位設定為例如4.5～5V的擦除用位線電壓。
如果這樣做，則利用由對控制柵施加的擦除用控制柵電壓和對位線施加的擦除用位線電壓形成的電場，利用隧道效應抽出并擦除被各MONOS存儲元件108A、108B的ONO膜109俘獲的電子。由此，可同時對多個雙存儲單元進行數據擦除。再有，作為擦除工作，也可與上述的方式不同，利用成為位線的雜質層的表面的能帶-能帶隧道效應形成熱空穴，來擦除已被蓄積的電子。
此外，不限于一并地在扇區內進行數據擦除的方式，也可用時間分割的方式來進行數據擦除。
其次，在與扇區0內的選擇塊相向的扇區1內的相向塊(小塊215)中，成為如上述的表2所示的電壓設定，在圖22中示出其狀況。在圖22中，由于各字線WL的電壓、位線選擇晶體管的柵電壓在扇區0、1中被共用，故成為與圖18中示出的選擇塊內相同的設定。將位線的電壓全部設定為0V。在該相向塊內的各單元中，由于控制柵線CG和位線BL的電壓都為0V，故不會產生干擾。
在選擇塊和相向塊以外、且存在于扇區0～63的非選擇塊(小塊215)中，成為如表2所示的電壓設定，在圖23中示出其狀況。
在該非選擇塊中，將位線選擇晶體管217A、217B的柵電壓、字線WL、控制柵線CG的電壓都設定為0V。由于位線選擇晶體管217A、217B已導通，故位線BL成為浮置狀態。但是，由于位線BL的電壓為大致接近于0V的電壓，故即使在該非選擇塊內的單元中，也不會產生干擾。
再有，本發明不限定于上述的實施例，在本發明的要旨的范圍內，可作各種變形來實施。
例如，關于非易失性存儲元件108A、108B的結構，不限定于MONOS結構。使用了在利用1個字柵104和第1、第2控制柵106A、106B能在2個部位上獨立地俘獲電荷的其它各種雙存儲單元的非易失性半導體存儲器中，都可應用本發明。
此外，在上述的實施例中，關于扇區的分割數、大塊、小塊的分割數和小存儲器塊內的存儲單元數，是一個例子，可作各種變形來實施。順便說說，之所以將大塊的分割數定為8，是根據金屬布線間距的制約來決定的。如果能使金屬布線間距變窄，則可進一步增加分割數。例如，如果能進行16分割，則由于進一步減少1條控制柵線的負載電容(柵電容)，故可實現更高速的驅動。由于如果作成16分割就可增加主控制柵線的數目，故或是使線條和空間變窄，或是只使面積增加。此外，由于控制柵驅動器的數目也增加，故相應地增加了面積。
權利要求
1.一種非易失性半導體存儲器的編程方法，該方法是對于排列了多個具有1個字柵和被第1、第2控制柵控制的第1、第2非易失性存儲元件的雙存儲單元、且上述字柵被連接到1條字線上的鄰接的3個雙存儲單元(i-1)、(i)、(i+1)中的上述雙存儲單元(i)的上述第2非易失性存儲元件進行數據編程的方法，其特征在于將上述字線的電壓設定為編程用字線選擇電壓，將上述雙存儲單元(i)的上述第2控制柵和上述雙存儲單元(i+1)的上述第1控制柵的電壓設定為編程用控制柵電壓，將上述雙存儲單元(i-1)的上述第2控制柵和上述雙存儲單元(i)的上述第1控制柵的電壓設定為過載電壓，將共同連接到上述雙存儲單元(i)的上述第2非易失性存儲元件和上述雙存儲單元(i+1)的上述第1非易失性存儲元件上的位線的電壓設定為編程用位線電壓，將連接到上述雙存儲單元(i+1)的上述第2非易失性存儲元件上的位線的電壓設定為比0V高的電壓。
2.如權利要求1中所述的非易失性半導體存儲器的編程方法，其特征在于將連接到上述雙存儲單元(i+1)的上述第2非易失性存儲元件上的位線的電壓設定為與上述編程用字線選擇電壓為同等以上。
3.如權利要求1或2中所述的非易失性半導體存儲器的編程方法，其特征在于將共同連接到上述雙存儲單元(i-1)的上述第2非易失性存儲元件和上述雙存儲單元(i)的上述第1非易失性存儲元件上的位線連接到恒流源上。
4.一種非易失性半導體存儲器的編程方法，該方法是對于排列了多個具有1個字柵和被第1、第2控制柵控制的第1、第2非易失性存儲元件的雙存儲單元、且上述字柵被連接到1條字線上的鄰接的3個雙存儲單元(i-1)、(i)、(i+1)中的上述雙存儲單元(i)的上述第1非易失性存儲元件進行數據編程的方法，其特征在于將上述字線的電壓設定為編程用字線選擇電壓，將上述雙存儲單元(i-1)的上述第2控制柵和上述雙存儲單元(i)的上述第1控制柵的電壓設定為編程用控制柵電壓，將上述雙存儲單元(i)的上述第2控制柵和上述雙存儲單元(i+1)的上述第1控制柵的電壓設定為過載電壓，將共同連接到上述雙存儲單元(i-1)的上述第2非易失性存儲元件和上述雙存儲單元(i)的上述第1非易失性存儲元件上的位線的電壓設定為編程用位線電壓，將連接到上述雙存儲單元(i-1)的上述第1非易失性存儲元件上的位線的電壓設定為比0V高的電壓。
5.如權利要求4中所述的非易失性半導體存儲器的編程方法，其特征在于將連接到上述雙存儲單元(i-1)的上述第1非易失性存儲元件上的位線的電壓設定為與上述編程用字線選擇電壓為同等以上。
6.如權利要求4或5中所述的非易失性半導體存儲器的編程方法，其特征在于將共同連接到上述雙存儲單元(i)的上述第2非易失性存儲元件和上述雙存儲單元(i+1)的上述第1非易失性存儲元件上的位線連接到恒流源上。
7.如權利要求3或6中所述的非易失性半導體存儲器的編程方法，其特征在于將上述編程用字線選擇電壓設定為高到使流過上述恒流源的電流以上的電流流過包含被編程的上述非易失性存儲元件的上述雙存儲單元的源、漏間的程度的電壓。
8.如權利要求1至7的任一項中所述的非易失性半導體存儲器的編程方法，其特征在于上述第1、第2非易失性存儲元件的每一個具有由氧化膜(O)、氮化膜(N)和氧化膜(O)構成的ONO膜作為電荷的俘獲部位，對上述俘獲部位進行數據編程。
全文摘要
本發明的課題是在選擇單元的編程時防止與其鄰接的非選擇單元中的干擾。本發明是對于雙存儲單元(i)的存儲元件108B進行數據編程的方法。將字線WL1的電壓設定為編程用字線選擇電壓(1V)，將控制柵[i+1]的電壓設定為編程用控制柵電壓(5.5V)，將控制柵CG[i]的電壓設定為過載電壓(2.5V)。將位線BL[i+1]的電壓設定為編程用位線電壓(5V)，將位線BL[i+2]的電壓不設定為0V，而是設定為Vdd。
文檔編號G11C16/06GK1399280SQ0211905
公開日2003年2月26日 申請日期2002年5月8日 優先權日2001年5月8日
發明者金井正博, 龜井輝彥 申請人:精工愛普生株式會社, 哈羅Lsi設計及裝置技術公司