專利名稱：：無體效應影響的電壓提升電路的制作方法
技術領域：
：本發明涉及一種電壓提升電路(chargepumpcircuit)，特別涉及一種消除體效應影響的電壓提升電路。
背景技術：
：請參閱圖1，圖1為已知可擦除可編程只讀存儲器(erasableandprogrammablereadonlymemory，EPROM)10的示意圖。可擦除可編程只讀存儲器10包含有一襯底(substrate)12，一源極(source)14，一漏極(drain)16，一浮動柵極(floatinggate)18，以及一控制柵極(controlgate)20。浮動柵極18與襯底12中的通道22之間以一氧化層24分離，而襯底12是連接于一參考電壓Vbb(一般是使用接地電壓作為該參考電壓)，若可擦除可編程只讀存儲器10為N型金屬氧化物半導體(NMOS)構造，則襯底12為P型摻雜區，而源極14及漏極16為N型摻雜區，相反地，若可擦除可編程只讀存儲器10為P型金屬氧化物半導體(PMOS)構造，則襯底12為N型摻雜區，而源極14及漏極16為P型摻雜區。可擦除可編程只讀存儲器10的原理詳述如下，輸入控制柵極20的控制電壓Vcg可改變浮動柵極18上所儲存的電子(electron)，所以通過浮動柵極18上所儲存的電子而進一步地改變形成通道22所需的臨界電壓(thresholdvoltage，Vt)。所以，在讀取時，可擦除可編程只讀存儲器10依據浮動柵極18所儲存的電子而區分為兩種狀態，其是將通道22中的電子經由氧化層24而驅動至浮動柵極18以改變浮動柵極18所儲存的電子數目，因此，為了使可擦除可編程只讀存儲器10的源極14與漏極16導通，必須于控制柵極20輸入一控制電壓Vcg以修正浮動柵極18對通道22的影響，并經由讀取源極14與漏極16之間導通的電流值以判定在該外加控制電壓Vcg下，可擦除可編程只讀存儲器10所代表的狀態為“1”或“0”。為了對可擦除可編程只讀存儲器10進行編程，可在控制柵極20輸入10伏特的控制電壓Vcg，在漏極16輸入5伏特的電壓Vd，以及在源極14輸入接地電壓Vs。當電子經由通道22自源極14移動至漏極16時，控制柵極20與源極14所形成的電場以及源極14與漏極16所形成的電場將電子拉向浮動柵極18。相反，為了對可擦除可編程只讀存儲器10進行擦除，在控制柵極20輸入-10伏特的控制電壓Vcg，在源極14輸入5伏特的電壓Vs，并將漏極16浮接(floating)，由于控制柵極20為負電壓而源極14為正電壓，所以控制柵極20與源極14所形成的電場將浮動柵極18上的電子驅動至源極14而達到擦除的效果。近年來，隨著便攜式(portable)電子產品的需求增加，可擦除可編程只讀存儲器10的技術以及市場應用也日益成熟擴大，例如閃速(flash)存儲器，而便攜式電子產品為了延長其使用時間，一般而言該便攜式電子產品是工作在低操作電壓的環境下，例如3.3伏特或5伏特，然而，如上所述，為了在進行擦除及編程的過程中分別在控制柵極20輸入-10伏特及10伏特的控制電壓Vcg，因此可擦除可編程只讀存儲器10必須使用電壓提升電路，并利用該低操作電壓來產生所需的控制電壓Vcg以進行擦除及編程。請參閱圖2，圖2為圖1所示的可擦除可編程只讀存儲器10的驅動電路30的示意圖，驅動電路30包含有一存儲器陣列(memoryarray)32，一時鐘脈沖發生器34，一正電壓提升電路36，一負電壓提升電路38，以及一定位電路40。存儲器陣列32是由多個以陣列方式排列的存儲單元(memorycell)42組成，而通過定位電路40來處理存儲器陣列32中的每一存儲單元42。由于驅動電路30是經由一電源43來提供運行所需的操作電壓Vdd，若該操作電壓Vdd為一低電壓電平，例如3.3伏特，則該操作電壓Vdd便無法對存儲單元42進行擦除及編程，因此利用正電壓提升電路36來提供編程存儲單元42所需的正電壓(例如10伏特)，以及利用負電壓提升電路38來提供擦除存儲單元42所需的負電壓(例如-10伏特)，此外，為了控制正電壓提升電路36與負電壓提升電路38的操作，所以通過時鐘脈沖發生器34來產生非重疊(non-overlapping)的時鐘脈沖信號以驅動正電壓提升電路36與負電壓提升電路38，其原理詳述如下。請參閱圖2、圖3及圖4，圖3為圖2所示的正電壓提升電路36的示意圖，而圖4為圖2所示的時鐘脈沖發生器34的時鐘脈沖信號的示意圖。正電壓提升電路36包含多個晶體管44、46、48、50、52以及多個電容54、56、58、60、62，其中晶體管44、46、48、50、52為金屬氧化物半導體晶體管(MOStransistor)。時鐘脈沖發生器34用來產生一第一時鐘脈沖64輸入電容54、58以及一第二時鐘脈沖66輸入電容56、60，且第一時鐘脈沖64與第二時鐘脈沖66的高低電壓電平的電位差等于正電壓提升電路36的操作電壓Vdd。如圖4所示，當在時間t0時，晶體管44導通并使操作電壓Vdd對電容54進行充電，由于晶體管44對輸出電壓產生一壓降Vt，所以端點A的電壓為Vdd-Vt，當在時間t1時，第一時鐘脈沖64產生一脈沖，其振幅為Vdd，而第二時鐘脈沖66為低電位，所以端點A的電壓為2Vdd-Vt，且由于晶體管46導通而端點A的電壓2Vdd-Vt對電容56進行充電，所以端點B的電壓為2Vdd-2Vt，同理，最后端點C的電壓為5Vdd-5Vt，因此可以得到大于操作電壓Vdd的電壓5Vdd-5Vt。然而，一般而言，晶體管44、46、48、50、52的襯底(substrate)連接于接地電壓，因此晶體管44、46、48、50、52的襯底與源極之間產生一壓差而造成體效應(bodyeffect)，進一步地增加晶體管44、46、48、50、52導通時對輸出電壓所產生的壓降Vt+dV，其中dV為體效應對Vt所產生的增量，所以，當電容54、56、58、60、62兩端的電位差逐漸上升時，同樣地會增加襯底與源極之間的壓差，因此使體效應對輸出電壓產生更不利的影響而造成晶體管44、46、48、50、52導通時對輸出電壓所產生的有效電壓增益減小，總之，在電壓提升的過程中，由于體效應而造成實際電壓提升的效率不佳。
發明內容因此本發明的主要目的在于提供一種消除體效應影響的電壓提升電路，可改善電壓提升的效率，以解決上述問題。本發明提供了一種電壓提升電路，其包含多個驅動單元，以級聯(cascade)的方式相連接，每一驅動單元包含一輸入端，一輸出端，一第一端點，一第二端點，一第一電容連接于該第一端點，一第二電容連接于該輸出端，一第一晶體管，一第二晶體管，以及一第三晶體管。該第一晶體管包含一襯底(substrate)，連接于該第二端點，一柵極(gate)連接于該輸出端，一漏極(drain)連接于該輸入端，以及一源極(source)連接于該第一端點。該第二晶體管包含一襯底連接于該第二端點，一柵極連接于該第一端點，一漏極連接于該輸入端，以及一源極連接于該輸出端。該第三晶體管包含一襯底連接于該第二端點，一柵極連接于該第一端點，一源極連接于該第二端點，以及一漏極連接于該輸出端。圖1為已知可擦除可編程只讀存儲器的示意圖。圖2為圖1所示的可擦除可編程只讀存儲器的驅動電路的示意圖。圖3為圖2所示的正電壓提升電路的示意圖。圖4為圖2所示的時鐘脈沖發生器的時鐘脈沖信號的示意圖。圖5為本發明第一種電壓提升電路的電路示意圖。圖6為圖5所示的電壓提升電路的驅動時序圖。圖7為本發明第二種電壓提升電路的電路示意圖。圖8為圖7所示的電壓提升電路的驅動時序圖。圖9為本發明第三種電壓提升電路的電路示意圖。圖10為本發明第四種電壓提升電路的電路示意圖。具體實施例方式請參閱圖5及圖6，圖5為本發明第一種電壓提升電路80的電路示意圖，而圖6為圖5所示的電壓提升電路80的驅動時序圖。電壓提升電路80用來提供較高的負電壓，其包含一輸入電路81，多個驅動單元82a、82b，以及一輸出電路83。驅動單元82a、82b是以級聯(cascade)的方式連接，且驅動單元82a與驅動單元82b為相同的電路，亦即兩者不但包含相同的電路元件，而且電路元件的連接方式亦相同，此外，在不影響本發明的技術披露的情況下，圖5中僅顯示兩個驅動單元82a、82b以利說明。其中驅動單元82a包含多個電容90、92，以及多個晶體管94、96、98，而驅動單元82b包含多個電容91、93，以及多個晶體管95、97、99。驅動單元82a中，晶體管94、96、98為P型金屬氧化物半導體晶體管(PMOStransistor)，而晶體管94的襯底(substrate)連接于端點Y，柵極(gate)連接于端點Z，漏極(drain)連接于端點W，以及源極(source)連接于端點X，晶體管96的襯底連接于端點Y，柵極連接于端點X，漏極連接于端點W，以及源極連接于端點Z，晶體管98的襯底連接于端點Y，柵極連接于端點X，源極連接于端點Y，以及漏極連接于端點Z。此外，一時鐘脈沖發生器84用來產生一第一時鐘脈沖85，一第二時鐘脈沖86，一第三時鐘脈沖87，以及一第四時鐘脈沖88而分別輸入驅動單元82a、82b。如圖6所示，第一時鐘脈沖85，第二時鐘脈沖86，第三時鐘脈沖87，以及第四時鐘脈沖88中僅在同一時間點發生一次電壓電平變化，舉例來說，本實施例中，時鐘脈沖發生器84所產生的時鐘脈沖信號的振幅大小等于操作電壓Vdd，在時間t0時，只有第一時鐘脈沖85發生電壓電平Vdd變化，而在時間t1時，只有第三時鐘脈沖87發生電壓電平Vdd變化，所以時鐘脈沖發生器84不會在同一時間點使多個時鐘脈沖信號產生電壓電平變化。請注意，電壓提升電路80在開始運行前，為了避免電壓提升電路80中的晶體管由于本身構造而造成P型摻雜區與N型摻雜區經由順向偏壓而產生導通現象(P-Njunctionconduction)，因此，先以操作電壓Vdd輸入各個晶體管的襯底以避免上述導通情形發生。此外，本實施例中，驅動單元82a、82b中的晶體管94、95、96、97、98、99是以三重阱(triplewell)的方式構成。電壓提升電路80的運行詳述如下，假設輸入電路81在驅動單元82a的端點W所產生的電壓電平為V0，且時鐘脈沖發生器84所輸出的高電壓電平訊號與低電壓電平訊號之間相差一操作電壓Vdd。當時間t0時，第一時鐘脈沖85由高電壓電平下降，所以使端點W的電壓電平下降一操作電壓Vdd而變為V0-Vdd，此時第三時鐘脈沖87為低電壓電平而第四時鐘脈沖88為高電壓電平，因此，晶體管96為截止(off)而晶體管94為導通(on)，由于晶體管94導通，使得端點X的電壓電平下降而使電容90儲存更多的負電荷，且由于晶體管94的襯底是連接于端點Y，因此晶體管94受體效應的影響不明顯。當在時間t1時，第三時鐘脈沖87由低電壓電平上升至高電壓電平，因此使晶體管94截止且端點Z的電壓電平增加Vdd，而在時間t2時，第四時鐘脈沖88由高電壓電平下降至低電壓電平，由于電容90儲存較多負電荷，所以端點X的電壓電平在下降Vdd后，因為端點X的電壓電平下降而導通晶體管98，當晶體管98導通時，端點Y的電壓電平隨著端點Z的電壓電平而變動，例如當端點Z的電位上升時，端點Y的電位亦會因為晶體管98導通而隨著端點Z的電位進一步地上升，因此，對晶體管96而言，晶體管98導通使晶體管96的襯底與源極趨向同一電壓電平，進一步地減少體效應對晶體管96的臨界電壓(thresholevoltage，Vt)的影響，所以在t2至t3的時段中，不但使晶體管96導通，而且使晶體管96的柵極與源極之間的電位差增加而使晶體管96能傳輸更大的電流，所以正電荷通過晶體管96而自端點Z向端點W移動，因此電容92儲存更多的負電荷，此外由于端點X的電壓電平是以至少一Vt的壓差在時間t2至t3的時段中低于端點W、Z的電壓電平，因此端點W的電壓電平消除了臨界電壓Vt的影響而將趨近于V0-Vdd，在時間t3時，第四時鐘脈沖88由低電壓電平上升至高電壓電平，因此端點X的電壓電平增加Vdd而使晶體管96截止。如上所述，驅動單元82a、82b是以級聯的方式連接，所以驅動單元82a為第一級(firststage)，而驅動單元82b則為第二級(secondstage)。驅動單元82b是用來對驅動單元82a于端點Z的輸出進行下一級的處理程序，當時間t4時，第三時鐘脈沖87由高電壓電平下降至低電壓電平，所以使端點Z的電壓電平趨近為V0-2Vdd，此時第一時鐘脈沖85為低電壓電平而第二時鐘脈沖86為高電壓電平，因此，晶體管97為截止而晶體管95為導通，還由于晶體管95導通，使得端點S的電壓電平下降而使電容91儲存更多的負電荷，而且晶體管95的襯底是連接在端點T，因此體效應對晶體管95的影響不大。當在時間t5時，第一時鐘脈沖85由低電壓電平上升至高電壓電平，因此使晶體管95截止且端點R的電壓電平增加Vdd，而在時間t6時，第二時鐘脈沖86由高電壓電平下降至低電壓電平，由于電容91儲存較多負電荷，所以端點S的電壓電平在下降Vdd后，由于端點S的電壓電平下降Vdd而導通晶體管99，當晶體管99導通時，端點T的電壓電平隨著端點R的電壓電平而變動，因此，對晶體管97而言，晶體管99導通使晶體管97的襯底與源極趨向同一電壓電平，進一步地減少體效應對晶體管97的臨界電壓(thresholdvoltage，Vt)的影響，所以不但晶體管97導通，而且使晶體管97的柵極與源極之間的電位差增加而使晶體管97能傳輸更大的電流，而且電容92所儲存負電荷通過晶體管97而自端點Z向端點R轉移，因此電容93會儲存更多的負電荷，如上所述，端點Z的電壓電平趨近于V0-2Vdd，在時間t7時，第二時鐘脈沖86由低電壓電平上升至高電壓電平，因此端點S的電壓電平增加Vdd而使晶體管97截止。請注意，在時間t4～t7間，驅動單元82a中的晶體管96總是處于截止狀態，因此當驅動單元82b運行時，端點Z的電壓電平不再受驅動單元82a影響。如上所述，經由時間t0～t7，使驅動單元82b的端點R的電壓電平變成V0-2Vdd，最后經由輸出電路83輸出。如上所述，若電壓提升電路80包含更多的驅動單元82a、82b，則可輸出更低的負電壓。本實施例中，由于晶體管98、99導通而使端點Y、T的電壓電平隨著端點Z、R的電壓電平改變，因此在電壓提升電路80運行的過程中，可以大幅避免體效應對實際輸出電壓的影響，因而提高電壓提升的效率。此外，驅動單元82a、82b為循序驅動的，亦即當驅動單元82b運行時，驅動單元82a的晶體管96為截止而不會影響驅動單元82b，所以當一驅動單元運行時，相鄰的驅動單元不會運行而影響該運行的驅動單元。請參閱圖7及圖8，圖7為本發明第二種電壓提升電路100的電路示意圖，而圖8為圖7所示的電壓提升電路100的驅動時序圖。電壓提升電路100用來提供較高的正電壓，其包含一輸入電路101，多個驅動單元102，以及一輸出電路103。電壓提升電路100將電壓提升電路80中所使用的晶體管以N型金屬氧化物半導體晶體(NMOStransistor)替換，而驅動單元102包含多個電容104、106，以及多個晶體管108、110、112。請注意，電壓提升電路100在開始運行前，為了避免電壓提升電路100中的晶體管由于本身構造而造成P型摻雜區與N型摻雜區經由順向偏壓而產生導通現象(P-Njunctionconduction)，因此先將接地電壓輸入各個晶體管的襯底以避免上述導通情形發生。此外，一時鐘脈沖發生器114用來產生一第一時鐘脈沖115，一第二時鐘脈沖116，一第三時鐘脈沖117，以及一第四時鐘脈沖118而分別輸入驅動單元102。電壓提升電路100的運行詳述如下，假設輸入電路101在驅動單元102的端點W所產生的電壓電平為V0，且時鐘脈沖發生器114所輸出的高電壓電平訊號與低電壓電平訊號之間相差一操作電壓Vdd。當時間t0時，第一時鐘脈沖115由低電壓電平上升至高電壓電平，所以使端點W的電壓電平增加一操作電壓Vdd而變為V0+Vdd，此時第三時鐘脈沖117為高電壓電平而第四時鐘脈沖118為低電壓電平，因此，晶體管110為截止而晶體管108為導通，還由于晶體管108導通，使得端點X的電壓電平上升并使電容104儲存更多的正電荷，并且由于端點X的電壓電平上升而導通晶體管112，將來當晶體管112導通時，端點Y的電壓電平會隨著端點Z的電壓電平而變動，因此，對晶體管110而言，晶體管112導通會使晶體管110的襯底與源極趨向同一電壓電平，也進一步地減少體效應對晶體管110的臨界電壓的影響，當于時間t1時，第三時鐘脈沖117由高電壓電平降低至低電壓電平，因此使晶體管108截止且端點Z的電壓電平降低Vdd，而于時間t2時，第四時鐘脈沖118由低電壓電平上升至高電壓電平，由于電容104儲存較多正電荷，所以端點X的電壓電平在上升Vdd后，不但導通晶體管110，而且使晶體管110的柵極與源極之間的電位差經由電容104的影響而增加，并使晶體管110能傳輸更大的電流，所以正電荷會通過晶體管110而自端點W向端點Z移動，因此使電容106儲存更多的正電荷，此外，由于晶體管112為導通而減少晶體管110的體效應，所以端點Z的電壓電平更容易趨近于V0+2Vdd，在時間t3時，第四時鐘脈沖118由高電壓電平下降至低電壓電平，因此端點X的電壓電平降低Vdd而使晶體管110截止。然后，由下一級的驅動單元102對端點Z的輸出進行處理，在時間t4時，第三時鐘脈沖117由低電壓電平上升至高電壓電平，所以端點Z的電壓電平增加Vdd而變成V0+2Vdd，最后，如同電壓提升電路80所述的操作程序，經由時間t0～t7，電壓提升電路100使端點R的電壓電平趨近V0+2Vdd，并經由輸出電路103輸出。如上所述，若電壓提升電路100包含更多的驅動單元102則會輸出更高的正電壓，且本實施例中，由于晶體管112導通而使端點Y的電壓電平隨著端點Z的電壓電平改變，因此在電壓提升電路100運行的過程中可以大幅避免體效應對實際輸出電壓的影響，因而提高電壓提升的效率，而且當一驅動單元運行時，相鄰的驅動單元不會運行而影響該運行的驅動單元。請參閱圖5，圖6及圖9，圖9為本發明第三種電壓提升電路130的電路示意圖。電壓提升電路130是改變電壓提升電路80中驅動單元82的晶體管98的連接方式，并用來提供較高的負電壓。如圖5所示，在電壓提升電路80中，晶體管98的柵極連接在端點X，若將其連接于端點W則形成電壓提升電路130，如圖9所示，電壓提升電路130與電壓提升電路80的驅動方式相同，其經由圖6所示的驅動時序來驅動，同樣地，電壓提升電路130亦可減少體效應對輸出電壓的影響。請參閱圖7，圖8及圖10，圖10為本發明第四種電壓提升電路140的電路示意圖。電壓提升電路140是改變電壓提升電路100中驅動單元102的晶體管112的連接方式，并用來提供較高的正電壓。如圖7所示，在電壓提升電路100中，晶體管112的柵極連接于端點X，若將其連接于端點W則形成電壓提升電路140，如圖10所示，而電壓提升電路140與電壓提升電路100的驅動方式相同，其經由圖8所示的驅動時序來驅動，同樣地，電壓提升電路140亦可減少體效應對輸出電壓的影響。與已知技術相比較，本發明電壓提升電路的驅動單元中，各個晶體管的襯底是互相連接，而該襯底的電壓電平在電壓提升的過程中，隨著每一個驅動單元的輸出電壓而變動。對正電壓的電壓提升電路而言，本發明電壓提升電路于輸出電壓隨著每一級的驅動單元而上升時，驅動單元中晶體管的襯底電壓亦會隨著輸出電壓而同步提升，因此可以減少晶體管的襯底與源極之間的電位差而減少體效應，使最后輸出電壓不會受體效應影響而大幅衰減，然而，已知正電壓的電壓提升電路，其晶體管的襯底是連接到接地電壓，因此當輸出電壓被每一級的驅動單元提升時，晶體管的襯底與源極之間的電位差會形成體效應而使輸出電壓大幅衰減，且當輸出電壓越大時，體效應對晶體管的影響也越顯著，因此造成電壓提升的效率不高。同樣地，對負電壓的電壓提升電路而言，本發明電壓提升電路于輸出電壓隨著每一級的驅動單元而降低時，驅動單元中晶體管的襯底電壓亦會隨著輸出電壓而同步下降，因此可以減少晶體管的襯底與源極之間的電位差而減少體效應對輸出電壓的影響。所以，本發明電壓提升電路可以降低體效應對晶體管的影響，因此使輸出電壓不被體效應影響而衰減而進一步地增進電壓提升的效率。以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修飾，均應屬本發明權利要求的涵蓋范圍。權利要求1.一種電壓提升電路，其包含多個驅動單元，以級聯的方式相連接，每一驅動單元包含一輸入端；一輸出端；一第一端點；一第二端點；一第一電容，連接于該第一端點；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點；一第二晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一源極，連接于該第二端點，以及一漏極，連接于該輸出端。2.如權利要求1所述的電壓提升電路，其還包含一時鐘脈沖發生器，連接于每一驅動單元的第一電容及第二電容，用來產生時鐘脈沖信號輸入該第一電容及該第二電容以循序地驅動每一驅動單元。3.如權利要求1所述的電壓提升電路，其中一驅動單元在一第一時段時，其第一晶體管導通使其第一端點朝其輸入端的電壓電平驅動。4.如權利要求3所述的電壓提升電路，其中該驅動單元在該第一時段后的一第二時段時，其第一晶體管為截止。5.如權利要求4所述的電壓提升電路，其中該驅動單元在該第二時段后的一第三時段時，其第二晶體管導通使其輸出端的電壓電平朝其輸入端的電壓電平驅動，且其第三晶體管導通而使其第二端點與其輸出端的電壓電平趨向同一電平。6.如權利要求5所述的電壓提升電路，其中該驅動單元在該第三時段后的一第四時段時，其第二晶體管與其第三晶體管為截止。7.如權利要求6所述的電壓提升電路，其中在該第一、二、三、四時段中，連接于該驅動單元的相鄰驅動單元的第二晶體管為截止。8.如權利要求1所述的電壓提升電路，其中該晶體管為P型金屬氧化物半導體晶體管。9.如權利要求1所述的電壓提升電路，其中該晶體管為N型金屬氧化物半導體晶體管。10.如權利要求1所述的電壓提升電路，其中該晶體管包含一三重阱結構。11.如權利要求1所述的電壓提升電路，其還包含一輸入單元，連接于該多個驅動單元的前端，該輸入單元包含一輸入端；一輸出端，連接于一驅動單元的輸入端；一第一端點；一第二端點；一第一電容，連接于該第一端點；一第二電容，連接于該輸出端；以及一第一晶體管，其包含一襯底，連接于一電壓電平，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點；一第二晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一源極，連接于該第二端點，以及一漏極，連接于該輸出端。12.如權利要求1所述的電壓提升電路，其還包含一輸出電路，連接于該多個驅動單元的后端，該輸出電路包含一輸入端；連接于一驅動單元的輸出端；一輸出端；一第一電容，連接于該輸入端；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，一柵極，連接于該輸入端，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；以及一第二晶體管，其包含一襯底，連接于該第一晶體管的襯底，一柵極，連接于該第一晶體管的柵極，一源極，連接于該第一晶體管的襯底，以及一漏極，連接于該輸出端。13.一種電壓提升電路，其包含多個驅動單元，以級聯的方式相連接，每一驅動單元包含一輸入端；一輸出端；一第一端點；一第二端點；一第一電容，連接于該第一端點；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點；一第二晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該輸入端，一源極，連接于該第二端點，以及一漏極，連接于該輸出端。14.如權利要求13所述的電壓提升電路，其還包含一時鐘脈沖發生器，連接于每一驅動單元的第一電容及第二電容，用來產生時鐘脈沖信號輸入該第一電容及該第二電容以循序地驅動每一驅動單元。15.如權利要求13所述的電壓提升電路，其中一驅動單元于一第一時段時，其第一晶體管導通使該第一端點朝其輸入端的電壓電平驅動，且其第三晶體管導通并使其第二端點朝其輸出端的電壓電平驅動。16.如權利要求15所述的電壓提升電路，其中該驅動單元在第一時段后的第二時段時，其第一晶體管為截止。17.如權利要求16所述的電壓提升電路，其中該驅動單元在該第二時段后的一第三時段時，其第二晶體管導通使其輸出端的電壓電平朝其輸入端的電壓電平驅動，且其第三晶體管導通而使其第二端點與其輸出端的電壓電平趨向同一電平。18.如權利要求17所述的電壓提升電路，其中該驅動單元在該第三時段后的一第四時段時，其第二晶體管與其第三晶體管為截止。19.如權利要求18所述的電壓提升電路，其中在該第一、二、三、四時段中，連接于該驅動單元的相鄰驅動單元的第二晶體管為截止。20.如權利要求13所述的電壓提升電路，其中該晶體管為P型金屬氧化物半導體晶體管。21.如權利要求13所述的電壓提升電路，其中該晶體管為N型金屬氧化物半導體晶體管。22.如權利要求13所述的電壓提升電路，其中該晶體管包含一三重阱結構。23.如權利要求13所述的電壓提升電路，其還包含一輸入單元，連接于該多個驅動單元的前端，該輸入單元包含一輸入端；一輸出端，連接于一驅動單元的輸入端；一第一端點；一第二端點；一第一電容，連接于該第一端點；一第二電容，連接于該輸出端；以及一第一晶體管，其包含一襯底，連接于一電壓電平，一柵極，連接于該輸出端，一漏極，連接于該輸入端，以及一源極，連接于該第一端點；一第二晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；一第三晶體管，其包含一襯底，連接于該第二端點，一柵極，連接于該第一端點，一源極，連接于該第二端點，以及一漏極，連接于該輸出端。24.如權利要求13所述的電壓提升電路，其還包含一輸出電路，連接于該多個驅動單元的后端，該輸出電路包含一輸入端，連接于一驅動單元的輸出端；一輸出端；一第一電容，連接于該輸入端；一第二電容，連接于該輸出端；一第一晶體管，其包含一襯底，一柵極，連接于該輸入端，一漏極，連接于該輸入端，以及一源極，連接于該輸出端；以及一第二晶體管，其包含一襯底，連接于該第一晶體管的襯底，一柵極，連接于該第一晶體管的柵極，一源極，連接于該第一晶體管的襯底，以及一漏極，連接于該輸出端。全文摘要本發明提供一種電壓提升電路，該電壓提升電路包含一輸入端，一輸出端，一第一晶體管，一第二晶體管，一第三晶體管，一第一電容，以及一第二電容。該輸入端連接于第一、第二晶體管的漏極，而該輸出端分別連接于該第二晶體管的源極及該第三晶體管的漏極，且該第一電容是連接于該第二晶體管的柵極。該第三晶體管的源極與漏極是分別連接于第二晶體管的襯底與源極，當該第一晶體管導通時，該輸入端的電壓會驅動電荷至該第一電容，然后當該第二晶體管導通時，該第三晶體管亦同時導通而使該第二晶體管的襯底與源極朝同一電壓電平驅動，該輸入端的電壓會驅動該第二電容而改變該輸出端的電壓電平。文檔編號G11C11/407GK1445788SQ0210734公開日2003年10月1日申請日期2002年3月15日優先權日2002年3月15日發明者林泓均,陳迺賢,盧建豪,何建宏申請人:力旺電子股份有限公司