專利名稱：具有基準電位的集成存儲器與這種存儲器的運行方法
技術領域：
本發明涉及具有基準電位的一種集成存儲器以及一種這樣的存儲器用的一種運行方法。
在US5,844,832A和US5,822,237A中說明了1-晶體管/1-電容器類型的，FRAM類型的或FeRAM(鐵電的隨機存取存儲器)的鐵電存儲器。這樣的存儲器是類似于DRAM(動態隨機存取存儲器)構造的，它們的存儲電容器都具有鐵電的電介層。它們的位線是成對地與微分讀數放大器連接的。在讀出訪問時經位線對的位線之一將日期從存儲單元之一向讀數放大器傳輸，而在位線對的另外的位線上生成一個基準電位。讀數放大器隨后將施加在它的輸入端上的差動信號放大到總的邏輯電平上。
由于在與不同位線連接的兩個基準存儲單元中存儲不同的狀態，在兩個所述的美國專利中出現基準電位的生成。這意味著，不同地極化基準存儲單元的存儲電容器的鐵電電介層，這些基準存儲單元是同樣像存儲器的正常存儲單元那樣構造的。隨后進行將在基準存儲單元存儲的狀態讀出到所屬的位線上，并且進行兩個位線的短接，使得最終在兩個位線上出現一個共同的基準電位。
由于經一個基準字線導電地接通基準存儲單元的選擇晶體管，在US5,844,832A中首先將基準存儲單元讀出到所屬的位線上并且隨后為了生成基準電位而進行兩個位線的短接。在US5,822,237A中，在一個時間間隔期間進行位線的短接，在此時間間隔中基準存儲單元的選擇晶體管也是導電的。在US5,822,237A中所示的一個另外的方案中，短路晶體管不連接與基準存儲單元連接的兩個位線，而在基準存儲單元之內直接互相連接它們的存儲電容器。在此方案上為了生成基準電位首先導電地連接短路晶體管，使得在激活基準字線和導電地連接基準存儲單元的選擇晶體管之前發生在兩個基準存儲單元之間的電荷平衡。在導電地接通選擇晶體管之前，重新阻斷短路晶體管。
在那些剛才說明的存儲器上，為了生成基準電位需要較長的時間間隔，在這些存儲器上相繼地進行位線或基準存儲單元的短接和它們的選擇晶體管的導電接通。在其余的剛才說明的存儲器上基準存儲單元的選擇晶體管是整個時間導電的，而短路晶體管是導電的和實施在位線之間的完全的電荷平衡。這一點的缺點在于，在電荷平衡期間基準存儲單元的鐵電存儲電容器的非線性電容影響應生成的基準電位。與此相反位線電容是線性的。在存儲器上在位線上產生一個基準電位，比基準電位相當于在讀出基準存儲單元時在位線上產生的電位的算術平均值，在這些存儲器上首先進行將基準存儲單元讀出到位線上，并且在阻斷它們的選擇晶體管之后隨即進行位線的短接。當選擇晶體管和短路晶體管是同時導電時，通過存儲電容器的非線性的電容與此相反地產生基準電位的一個另外的值。
基于本發明的任務在于，提供所述類型的一種集成存儲器，在此存儲器上以一種方式進行基準電位的生成，在這種方式下，相對于當前技術減少了基準存儲單元的存儲電容器的非線性電容的影響，并且在此存儲器上以比較短時間生成基準電位仍然是可能的。
解決此任務的集成存儲器具有沿兩個位線排列的存儲單元具有帶有各一個選擇晶體管的兩個基準存儲單元，這些基準存儲單元是各自經此選擇晶體管與位線之一連接的，具有一個第一開關元件，經此開關元件，位線互相連接，具有用于在第一基準存儲單元中存儲一個第一狀態的，和在第二基準存儲單元中存儲一個第二狀態的一個寫入單元，具有一個控制單元，此控制單元為了生成在兩個位線上的一個共同的基準電位，首先導電地接通兩個基準存儲單元的第一開關元件和選擇晶體管，并且此控制單元在某個時間間隔之后阻斷選擇晶體管，而第一開關元件繼續導電和平衡兩個位線之間的電位差。此集成存儲器生成基準電位的運行方法是此存儲器具有沿兩個位線排列的存儲單元，具有帶有各一個選擇晶體管的兩個基準存儲單元，這些基準存儲單元是各自經此選擇晶體管與位線之一連接的，并且具有一個第一開關元件，經此開關元件位線互相連接，運行步驟是將不同的狀態存儲在兩個基準存儲單元中，導電地接通第一開關元件和兩個基準存儲單元的選擇晶體管和隨后為了生成兩個位線上的共同的基準電位，在某個時間間隔之后阻斷選擇晶體管，而第一開關元件繼續導電，和平衡兩個位線之間的電位差。
本發明的擴展和進一步改進是從屬權利要求的對象。
按本發明首先導電地既接通短接兩個位線的第一開關元件，也接通兩個基準存儲單元的選擇晶體管。在某個時間間隔之后阻斷選擇晶體管，而第一開關元件繼續導電和平衡兩個位線之間的電位差。
因此在一個時刻已經阻斷基準存儲單元的選擇晶體管，而在兩個位線之間的完全的電荷平衡還未進行完。因此基準存儲單元的非線性存儲器電容對正在調整的基準電位的影響是比當直到兩個位線之間完全電荷平衡時的選擇晶體管是導電時的小。由于在一定的時間間隔期間無論選擇晶體管還是第一開關元件是同時導電的，不是順序地，而是(至少部分地)時間上平行地進行基準存儲單元的讀出和位線之間的電荷平衡。由此得到生成基準電位有較短的時間需求。
當最晚同時地將第一開關元件與選擇晶體管導電地接通時，這是有利的。然后隨著選擇晶體管的導電接通立即開始位線之間的電荷平衡。
按照本發明的一種進一步發展，存儲器的用于操縱第一開關元件和選擇晶體管的控制單元，含有用于調節一定時間間隔的可編程的元件。借助于可編程元件有可能這樣來選擇一定的時間間隔；使得產生所希望的基準電位。
當可編程的元件是可逆地可編程時，也可改變此一定的時間間隔，使得可以進行正在調整的基準電位的適配。
按一種進一步發展，集成存儲器含有用于求出一定時間間隔的分析處理電路，此分析處理電路確定，在導電的選擇晶體管和導電的第一開關元件的情況下，兩個位線的電位何時具有相對于所希望的基準電位相同的按絕對值的差值，并且此分析處理電路依據由它求出的結果進行控制單元的可編程元件的編程。也就是說，在此存儲器上通過存儲器進行一定時間間隔的自行編程。
按一種進一步發展，用于求出基準電位的控制單元首先連接基準存儲單元的選擇晶體管，并且隨后在重新阻斷了選擇晶體管之后導電地連接第一開關元件，隨即在存儲單元中存儲在兩個位線上產生的基準電位。為了與兩個位線的電位比較所存儲的基準電位，該分析處理電路具有一個比較單元。
在此進一步發展上，當相繼導電接通選擇晶體管和第一開關元件時，控制單元求出在位線上產生的基準電位。分析處理電路借助于比較單元可以確定那個時刻，在此時刻在同時導電的選擇晶體管和導電的第一開關元件的情況下，兩個位線具有與存儲在存儲單元中的基準電位偏離相同數值的電位。分析處理電路以此方式求出一定的時間間隔。分析處理電路隨即可以進行控制單元的可編程元件的相應編程。
也可以借助于外加于第一和第二位線安排的一個第三和一個第四位線進行基準電位和一定的時間間隔的求取。
以下用圖中所示的實施例詳述本發明。所示的附圖是
圖1為按本發明的集成存儲器的實施例，圖2為來自圖1的存儲器的存儲單元或基準存儲單元的構造，圖3為當首先進行基準存儲單元的讀出和隨后進行位線短接時，屬于來自圖1的存儲器的信號曲線，圖4為當同時進行基準存儲單元的讀出和位線短按時，屬于來自圖1的存儲器的信號曲線，但圖5為按本發明集成存儲器的一個另外實施例的其它元件。
圖1展示按本發明的集成存儲器的一個第一實施例。在此涉及其存儲單元MC和基準存儲單元RC是等同構造的FRAM。圖2展示存儲單元MC或基準存儲單元RC之一的構造。這些是1-晶體管/1-電容器類型的。具有鐵電電介層的存儲器電容器的一個電極是與極板電位VPL連接的，而另外的電極是經選擇晶體管T與所屬的位線BL連接的。選擇晶體管T的柵極是與所屬的字線WL連接的。存儲單元MC是布置在位線BL1，/BL1和字線WLi的交叉點上的。基準存儲單元RC是布置在兩個位線BL1，/BL1與一個基準字線RWL1的交叉點上的。
兩個位線BL1，/BL1是與一個微分的讀數放大器SA連接的。此外它們是經n溝道晶體管形式的一個第一開關元件S1互相連接的。兩個位線是經各一個n溝道晶體管T1，T2與預充電電位VPRE連接的。N溝道晶體管T1，T2的柵極是與預充電控制線PRE連接的。雖然兩個位線BL1，/BL1在圖1中是分配給一個共同的讀數放大器SA的，這兩個位線在本發明的另外的實施例中也可以是分配給不同的讀數放大器SA的，正如這在US，5,844,832A和US5,822,237A上的情況那樣。
存儲器具有用于操縱基準字線RWL1和第一開關元件S1的控制單元C1。存儲器此外具有用于存儲第二位線/BL1的電位的存儲設備M1。分析處理電路A用作采集兩個位線BL1，/BL1的電位并且含有將兩個位線的電位與存儲在存儲設備M1中的電位作比較的比較單元CMP。控制單元C1含有用于調節某個時間間隔的可編程的元件F，在此時時間間隔期間在讀出訪問時激活基準字線BWL1，使得導電地接通基準存儲單元RC的選擇晶體管T。控制單元C1是經控制線L1與第一開關元件S1的柵極連接的。
存儲設備M1例如是可以通過相應的存儲器電容實現的。可編程的元件F例如是可以通過電可編程的熔斷器或通過多重可編程的電存儲器(例如EEPROM或FRAM)實現的。
取決于由分析處理電路A求出的結果進行可編程元件F的編程。為此首先在存儲設備M1中存儲在稍后的存儲器運行時應在兩個位線BL1，/BL1上生成的基準電位。
以圖3中所示的方式生成所希望的基準電位VREF。借助于將預充電控制線PRE置于高電位上，首先進行兩個位線BL1，/BL1到預充電電位VPRE上的預充電。隨后重新阻斷兩個n溝道晶體管T1，T2，并且通過控制單元C1進行基準字線RWL1的激活。在此期間控制線L1具有低的電平。通過基準字線RWL1的高電平導電地接通基準存儲單元RC的選擇晶體管T，并且進行在基準存儲單元RC的存儲器電容器C和位線BL1，/BL1之間的電荷平衡。在一個較早的時刻已經經讀數放大器SA寫入一個邏輯1到與第一位線BL1連接的基準存儲單元RC中，并且寫入一個邏輯零到與第二位線/BL1連接的基準存儲單元中。在此按照寫入的邏輯狀態進行基準存儲單元RC的存儲器電容器C的鐵電電介層的不同極化。不同的極化在存儲器電容器C中引起不同的電容。
按圖3在讀出兩個基準單元RC時(基準字線RWL1的高電平)因此在兩個位線BL1，/BL1上產生不同電位。在重新阻斷了選擇晶體管之后，通過導電地接通第一開關元件S1的控制線L1的激活進行兩個位線BL1，/BL1的短接。隨即進行在兩個位線之間的電荷平衡，并且在兩個位線上產生共同的基準電位VREF，此基準電位相當于在位線短接之前施加在兩個位線上的電位的算術平均值。現在在存儲設備M1中存儲此基準電位VREF。
如果以針對圖3所述的方式在對存儲單元MC中的一個每次正規的讀出訪問時進行基準電位VREF的生成的話，為此會產生比較大的時間需求。這一點的原因在于，然后相繼地進行基準存儲單元RC的讀出和位線BL1，/BL1的短接。出于此原因在按本發明的存儲器上，在以圖4中所示方式的正規讀出訪問時，進行基準電位VREF的生成。當預充電控制線PRE還具有高電平時，也就是在導電地接通基準存儲單元RC的選擇晶體管T之前，經控制線L1已經導電地接通第一開關元件S1。這一點引起，在讀出存儲單元RC時兩個位線BL1，/BL1上的電位以圖4中所示方式在改變。經基準字線RWL1僅在某個時間間隔Δt期間導電地連接選擇晶體管T，在時間間隔的末尾兩個位線BL1，/BL1的電位與所希望的基準電位VREF偏離相同的數值U1。在阻斷選擇晶體管T之后，第一開關元件S1負責完全平衡兩個位線BL1，/BL1之間的電位差值2U1，使得隨后基準電位VREF位于兩個位線上。
圖4與圖3的比較得出，按本發明的方式在比這在按圖3順序激活基準字線RWL1和控制線L1的情況下短得很多的時間后，在位線BL1，/BL1上生成基準電位VREF。
由于以圖4中所示方式操縱基準字線RWL1和控制線L1，在圖1中所示的存儲器上，在存儲設備M1中的按圖3生成的基準電位VREF的已述存儲之后，進行可編程元件F的編程。當激活了基準字線RWL1時，分析處理電路A不斷地求出在兩個位線BL1，/BL1的電位和存儲在存儲設備M1中的基準電位VREF之間的差值。分析處理電路A的比較單元CMP在此查明，在何時刻在兩個位線的電位和基準電位VREF之間的電位差值具有相同的數值U1。隨后，通過可編程元件F的編程，在控制單元C1中存儲以此方式求出的，在其期間基準字線RWL1必須是激活的一定的時間間隔Δt。在以下的正規讀出訪問存儲器時，僅還以圖4中所示方式進行基準電位VREF的生成，不重新需要存儲設備M1和分析處理電路A。
可編程的元件F是可逆地可編程的，以致于可以以剛才說明的方式，例如在存儲器的每次初始化時重新進行它們的重新編程。
圖5展示按本發明集成存儲器的一個第二實施例。此存儲器具有像第一位線BL1和第二位線/BL1那樣等同構造的一個第三位線BL2和一個第四位線/BL2。另一個控制單元C2是分配給第三和第四位線BL2，/BL2的，此控制單元是與它們的基準字線RWL2連接的，并且是經另一個控制線L2，與一個第二開關元件S2的柵極連接的，此開關元件連接兩個位線BL2，/BL2。
第三和第四位線BL2，/BL2不同于存儲器的正常運行，而是僅僅用于以針對圖3說明的方式求出所希望的基準電位VREF。通過順序地首先激活基準字線RWL2和隨后激活控制線L2生成存儲在存儲設備M2中的基準電位VREF。隨后以圖4中所示的和已經在上面說明的方式進行基準字線RWL2和其它控制線L2的操縱。分析處理電路A重新求出一定時間間隔Δt的持續時間，以便獲得在位線BL2，/BL2的電位和事先存儲在存儲設備M2中的基準電位VREF之間的，相同的按絕對值的差值U1，在此時間間隔期間是必須激活基準字線RWL2的。隨后進行控制單元C1的可編程元件F的編程，以使存儲此一定的時間間隔Δt。
然后在以下的正規讀出訪問第一和第二位線BL1，/BL1的存儲單元MC時，僅還以圖4中所示的方式進行基準電位VREF的生成，控制單元C1在此按照可編程元件F的編程，對于此一定的時間間隔Δt進行基準字線RWL1的激活。
在圖5中所示的存儲器上，第三和第四位線BL2，/BL2因此用于求出基準電位VREF以及求出一定的時間間隔Δt，依據基準電位和時間間隔，隨后操縱第一和第二位線BL1，/BL1的基準字線RWL1和控制線L1。第三和第四位線BL2，/BL2在此在存儲器的正常運行時不用于存儲數據，而且僅僅用于求出基準電位VREF和一定的時間間隔Δt。這兩個位線BL2，/BL2，因此可以在空間上與存儲器的常規單元陣列分開地布置，第一和第二位線BL1，/BL1是單元陣列的組成部分。
雖然在圖1和圖5中所示的實施例上，僅表示了在存儲器的正常運行期間為存儲器訪問安排的兩個位線BL1，/BL1，實際上存在數目上大很多的位線。控制單元C1用于操縱所有這些位線的相應的基準字線RWL1和第一開關元件S1。因此對于整個集成存儲器必須僅一次性地進行借助可編程元件F的規定時間間隔Δt的存儲。
在本發明的另外的實施例上也可能的是，分析處理電路A和存儲設備M1，M2是不存在的，而是從存儲器之外進行可編程元件F的編程。
例如可以借助于含有在分析處理電路A中的計數器進行一定的時間間隔Δt的求取。
權利要求
1.集成存儲器-具有沿兩個位線(BL1，/BL1)排列的存儲單元(MC)，-具有帶有各一個選擇晶體管(T)的兩個基準存儲單元(RC)，這些基準存儲單元是各自經此選擇晶體管與位線(BL1，/BL1)之一連接的，-具有一個第一開關元件(S1)，經此開關元件位線(BL1，/BL1)互相連接，-具有用于在第一基準存儲單位(RC)中存儲一個第一狀態的，和在第二基準存儲單元(RC)中存儲一個第二狀態的一個寫入單元(SA)，-具有一個控制單元(C1)，此控制單元為了生成在兩個位線(BL1，/BL1)上的一個共同的基準電位(VREF)，首先導電地接通兩個基準存儲單元(RC)的第一開關元件(S1)和選擇晶體管(T)，并且此控制單元在某個時間間隔(Δt)之后阻斷選擇晶體管，而第一開關元件繼續導電和平衡兩個位線之間的電位差(2U1)。
2.按權利要求1的集成存儲器，其特征在于，它的控制單元(C1)含有用于調節一定的時間間隔(Δt)的可編程元件(F)。
3.按權利要求2的集成存儲器，其特征在于，它的可編程元件(F)是可逆地可編程的。
4.按權利要求2的集成存儲器，其特征在于，具有用于求出一定的時間間隔(Δt)的一個分析處理電路(A)，此分析處理電路確定，在導電的選擇晶體管(T)和導電的第一開關元件(S1)的情況下，兩個位線(BL1，/BL1)的電位何時具有對于所希望的基準電位(VREF)相同的按絕對值的差值，并且此分析處理電路依據由其求出的結果進行控制單元(C1)的可編程元件(F)的編程。
5.按權利要求4的集成存儲器，其特征在于，-為了求出基準電位(VREF)存儲器的控制單元(C1)首先導電地接通基準存儲單元(RC)的選擇晶體管(T)，并且隨后在重新阻斷了選擇晶體管之后，導電地接通第一開關元件(S1)，-具有一個存儲單元(M1)，用于存儲此時在兩個位線(BL1，/BL1)上產生的基準電位(VREF)，-存儲器的分析處理電路(A)具有用于將所存儲的基準電位(VREF)與兩個位線(BL1，/BL1)的電位比較的一個比較單元(CMP)。
6.按權利要求4的集成存儲器，-具有一個第三(BL2)和一個第四(/BL2)位線，這些位線是同樣像第一(BL1)和第二(/BL1)位線構造的，并且同樣具有用于存儲兩個不同狀態的兩個基準存儲單元(RC)，以及具有連接它們的一個第二開關元件(S2)，-具有另一個控制單元(C2)，此控制單元為了求出基準電位(VREF)首先導電地接通第三(BL2)和第四(/BL2)位線的兩個基準存儲單元(RC)的選擇晶體管(T)，并且隨后在重新阻斷了選擇晶體管之后導電地接通第二開關元件(S2)，-具有一個存儲單元(M2)，用于存儲此時在第三(BL2)和第四(/BL2)位線上產生的基準電位(VREF)，-存儲器的分析處理電路(A)具有用于將所存儲的基準電位(VREF)與第一(BL1)和第二(/BL1)或第三(BL2)和第四(/BL2)位線的電位比較的一個比較單元(CMP)。
7.集成存儲器的運行方法，其中此存儲器-具有沿兩個位線(BL1，/BL1)排列的存儲單元(MC)，-具有帶有各一個選擇晶體管(T)的兩個基準存儲單元(RC)，這些基準存儲單元是各自經此選擇晶體管與位線(BL1，/BL1)之一連接的，-并且具有一個第一開關元件(S1)，經此開關元件位線(BL1，/BL1)互相連接，運行方法具有以下步驟-將不同的狀態存儲在兩個基準存儲單元(RC)中，-導電地接通第一開關元件(S1)和兩個基準存儲單元(RC)的選擇晶體管(T)，-和隨后為了生成兩個位線(BL1，/BL1)上的共同的基準電位(VREF)，在某個時間間隔(Δt)之后阻斷選擇晶體管(T)，而第一開關元件(S1)繼續導電，和平衡兩個位線之間的電位差(U1)。
8.按權利要求7的集成存儲器，其特征在于，第一開關元件(S1)至遲與選擇晶體管(T)同時導電地接通。
全文摘要
存儲器具有控制單元(C1),此控制單元為了生成兩個位線(BL1,/BL1)上的共同基準電位(VREF)首先導電地接通兩個基準存儲單元(RC)的第一開關元件(S1)和選擇晶體管(T),并且此控制單元在某個時間間隔(Δt)之后,阻斷選擇晶體管,而第一開關元件繼續導電和平衡兩個位線之間的電位差值(2U1)。
文檔編號G11C11/22GK1274160SQ0011763
公開日2000年11月22日 申請日期2000年5月18日 優先權日1999年5月18日
發明者T·施拉格爾, Z·曼約基, R·埃斯特爾 申請人:因芬尼昂技術股份公司