專利名稱：帶有位線、字線和板線的集成存儲器及其工作方法
技術領域：
本發明涉及一種帶有位線、字線和板線的集成存儲器以及相應于該存儲器的工作方法。
在IEEE固態電路雜志，第32卷，第5號，1997年5月，第655及其后頁中，H.Fujisawa等人所著文章“用于高速低功耗鐵電存儲器的帶電荷共享修改(CSM)的預充電電平結構(The Charge-ShareModified(CSM)Precharge-Level Architecture for High-Speed andLow-Power Ferroelectric Memory)”曾講述過一種FeRAM或FRAM型的鐵電存儲器。這種存儲器的構造近似于DRAM(動態隨機存取存儲器(Dynamic Random Access Memories))，但DRAM的存儲單元帶有具備鐵電介質的存儲電容器。這些存儲單元排列在字線與位線的交叉點上。存儲電容器的一個電極與一個固定的板電位相連。該固定板電位位于FRAM供電電位的中點位置。在FRAM中，板電位不保持恒定，而是脈沖形式的(所謂的“脈沖板方案”)，與此相反，上述文章講述的方案則帶有一個恒定的板電位，并被統稱為“VDD/2-方案”。
對于公知的1個晶體管/1個電容器形式的FRAM存儲單元，它是利用存儲電容器內鐵電介質的相應不同極化作用來存儲不同的邏輯狀態的。如果導電選擇晶體管的存儲電容器其兩個電極電位相等，也就是說，存儲電容器的端電壓為0，那么，極化將不產生作用，存儲單元存儲的邏輯狀態也由此不產生作用。比如，對于連在相同字線上的多個存儲單元，為了從中選擇一個進行讀訪問，上述文章作了如下描述，即除選定的位線外，所有位線都被預充電至板電位。假若沒被選定的位線通過存儲單元的選擇晶體管接在了存儲電容器的一個電極上，那么該存儲電容器的兩個電極便都為板電位，且它的存儲內容不會受到影響。但是，選定的位線將被置為一個與板電位有偏差的電位，這樣，與之相連的存儲單元就會通過該存儲電容器下降至一個電壓值。這將在該存儲電容器與選定位線之間導致一種電荷平衡作用，由此，選定位線的電位將依賴于存儲電容器的極化狀態而受到不同程度的影響。讀取放大器可對這種方式讀出的邏輯信息進行放大。
在對已寫入的存儲器進行寫訪問的過程中，這類位線同樣是保持在板電位上，在該電位時的存儲單元將不接收訪問。與此相反，對于那些需要對其存儲單元進行寫入的選定字線，將由讀取放大器使其電位置為一個與板電位不同的相應寫電位上。譬如，在寫入邏輯0時，選定的位線被放電至地電位，而在寫入邏輯1時，所選位線則被置為一個正的供電電位值。
在確定的應用當中，如測試工作等，需要在大量的存儲單元中寫入相同的信息。例如，簡單的存儲器測試可以按如下方法進行，即在所有存儲單元中寫入一個邏輯1，并接著將它們讀出來。
為了在上述文章所述的存儲器中實現這種測試，所有存儲單元必須是依次寫入的，其原因為，只能同時選定一個字線與一個位線，因此也就只能選定一個交叉點上的存儲單元。
本發明的任務在于，提供一種集成存儲器，它可用較簡單的方式實現在多個存儲單元內同時寫入這種邏輯信息。
該任務由如下的集成存儲器和用于集成存儲器的方法來實現，對于這種集成存儲器，-它帶有存儲單元，該存儲單元均至少帶有一個選擇晶體管和一個存儲電容器，-它帶有位線、字線及板線，在這些線的交叉點上排列有存儲單元，-其中，在每個存儲單元中，存儲電容器的一個電極通過選擇晶體管與一根位線相連，另一個電極則接在板線上，晶體管的控制端接在一根字線上，-它具有第一種工作方式，-在該方式下，板線帶有一個恒定的板電位，-在該方式下，如果不對一個存儲單元進行訪問，位線同樣也為板電位，-且在該方式下，在訪問一個存儲單元時，與該存儲單元相連的位線若接到一個比板電位低的第一電位，則寫入第一種邏輯狀態，若接到一個比板電位高的第二電位，則寫入第二種邏輯狀態，-它還具有第二種工作方式，-在該方式下，位線為板電位，-且在該方式下進行寫訪問時，至少有一根板線接到一個與板電位不相同的確定電位；對于該用于集成存儲器的方法，其集成存儲器-帶有存儲單元，該存儲單元均至少帶有一個選擇晶體管和一個存儲電容器，-帶有位線、字線及板線，在這些線的交叉點上排列有存儲單元，-其中，在每個存儲單元中，存儲電容器的一個電極通過選擇晶體管與一根位線相連，另一個電極則接在板線上，晶體管的控制端接在一根字線上，其方法具有如下步驟-存儲器工作在第一種工作方式，-在該方式下，板線被輸入一個恒定的板電位，-在該方式下，如果一個存儲單元沒被訪問，位線同樣也被輸入板電位，-且在該方式下，在訪問一個存儲單元時，與該存儲單元相連的位線被置為一個比板電位低的第一電位，以寫入第一種邏輯狀態，并且被置為一個比板電位高的第二電位，以寫入第二種邏輯狀態，-存儲器工作在第二種工作方式，-在該方式下，位線被輸入板電位，-且在該方式下進行寫訪問時，有一根板線被置為一個與板電位不相同的確定電位；發明的優選構成及擴展方案由下文的實施范例給出。
本發明的集成存儲器有第一和第二兩種工作方式。在第一種工作方式下，板線為一個恒定的板電位值，如果對存儲單元沒有訪問，則位線同樣也為板電位。在對一個存儲單元進行寫訪問時，若與該存儲單元相連的位線接到一個比板電位低的第一電位，則寫入第一種邏輯狀態，若該位線接到一個比板電位高的第二電位，則寫入第二種邏輯狀態。在第二種工作方式下，板線在原則上也為一個恒定的板電位值，而在寫訪問過程中，至少有一根板線會接到一個與板電位不同的確定電位值。
在第一種工作方式中，本發明的存儲器如同現知的FRAM，由此也與H.Fujisawa等人的文章所述一樣，也就是說，對存儲單元的寫訪問是通過改變位線的電位來實現的，而在第二種工作方式下，寫入信息并不是通過改變位線的電位來實現的，而是通過改變板線的電位來實現。這就是說，本發明存儲器工作在第一種工作方式時，就如同常規存儲器按VDD/2-方案進行工作一樣，而在第二種工作方式時，對于存儲器內需要進行寫入的存儲電容器，其接在板線上的電極不再與恒定的板電位相連，而是接在一個與板電位有一定偏差的電位上。于是，在第一種工作方式下，對于新邏輯信息寫入存儲單元所需要的電壓，它通過改變各個位線的電位來產生，而板線的電位則保持恒定。與此相反，在第二種工作方式下，所需電壓是通過下述方法產生的，即位線的電位保持恒定，而相應板線的電位被置為一個與板電位有偏差的電位上。
本發明的存儲器有個優點，就是它可以用簡單的方式在多個存儲單元內同時寫入同樣信息。假使所有存儲單元其相關板線都接到一個與板電位有偏差的確定電位，上述情況就可同時發生。在極端情況下，存儲器的所有板線都可以同時接到該確定電位，這樣，所有存儲單元內就可同時寫入同樣的邏輯信息。
板線可以是一個相關單元板的組成部分，并由此形成一個相關面。通過改變該單元板的電位，所有板線和與之相連的存儲電容器電極便可同時被置為該變電位。
根據發明的一種擴展方案，該確定電位可以是第一電位，也可以是位線在第一種工作方式中進行寫訪問時所接的第二電位。若確定電位等于第一電位，則第二種邏輯狀態以第二種工作方式的寫訪問形式而被寫入相應的存儲單元。若確定電位等于第二電位，則第一種邏輯狀態被寫入相應存儲單元。
根據發明的一種選擇擴展方案，該確定電位介于板電位與第一電位或第二電位之間。這樣會產生如下后果，即第一或第二種邏輯狀態并沒有將其完全值寫入到相應存儲單元之中，而只是一個經過衰減的值。利用該方法，可以優選地模擬存儲單元的時效過程，而其結果同樣也會使存儲單元內存儲的信號產生衰減。利用對時效過程的模擬，這種在寫入邏輯狀態時不帶完全信號值的方法可以優選地縮短連續測試所需的時間。這是在于，存儲單元已經采用“經過衰減”的比特位來進行寫入，而在寫入時帶有完全信號值的傳統存儲器中，這些比特位是在較長的時間間隔后根據產生的漏電流來獲得的。
根據發明的一種擴展方案，集成存儲器帶有一個連接面，以從存儲器外面引入一個確定電位。其優點在于，確定電位的值可以隨意選擇，在存儲器工作期間，這些值還可進行變更。
根據發明的一種擴展方案，存儲器帶有一種字線驅動器和一個電壓發生器，字線解碼器的輸出口均接在一個字線上，而電壓發生器則用來生成第一供電電壓，以供給第一種工作方式下的字線驅動器。此外，存儲器還帶有一個連接面，以給第二種工作方式下的字線驅動器引入第二供電電壓。其優點在于，第二供電電壓可以隨意選擇，且與第一供電電壓無關。
在本發明工作方法的一種實施方案中，第二供電電壓要小于第一供電電壓。由此，同字線驅動器在第二種工作方式中采用較高的第一供電電壓的情形相比，第二種工作方式下的存儲器其功耗降低了。第二供電電壓也可選擇性地由集成存儲器內部產生，并通過一個接觸面導出。
在本發明工作方法的一種擴展方案中，第二供電電壓作如下選擇，即在通過相關的字線驅動器激活一根字線的時候，字線的電位要大于板電位和存儲單元選擇晶體管的動作電壓，但小于第一供電電壓。在第一種工作方式下，在寫入兩個邏輯狀態中的一個時，選擇晶體管必須將一根位線的電位傳送給相應的存儲電容器，該電位比板電位高(通常，該情形為寫入邏輯1)。由此，需要與選擇晶體管接合的字線必須被置為一種電位，該電位高于位線上產生的最高電位和選擇晶體管的動作電壓。用于第一種工作方式的第一供電電壓必須也要相應地高。由于在第二種工作方式中的位線電位為一個恒值，并等于板電位，所以，如果通過字線在相關的選擇晶體管上連入一個至少等于板電位和選擇晶體管動作電壓的電位，那么該電位就可以不帶損耗地輸至相應存儲電容器的電極上。
在本發明工作方法的一種擴展方案中，第二供電電壓作如下選擇，即在通過相關的字線驅動器激活一根字線的時候，字線的電位要小于或等于板電位和存儲單元選擇晶體管的動作電壓。這將導致，在第二種工作方式下，處于導電狀態的選擇晶體管不會將位線所在的全部板電位輸送給相應的存儲電容器，而是一個相應較低的電位。利用這種方法還可以實現在第二種工作方式下寫入存儲單元的數據不是一個完全信號值，而是一個減小或“經過衰減”的信號值。
根據集成存儲器的一種擴展方案，在第一種工作方式下進行寫訪問時，只是同時激活單元區內的一根字線。與此相反，在第二種工作方式下進行寫訪問時，每個單元區內有多于一根的字線被激活。利用這種方法可以實現在第二種工作方式下對所有連在一根同時被激活的字線上的存儲單元同時進行寫訪問。
下面借助附圖示出的實施范例來詳細闡述本發明。其中附
圖1示出了本發明集成存儲器的一種實施范例，附圖2示出了附圖1存儲器的一種存儲單元，附圖3示出了一種附圖1存儲器字線的控制電路圖，附圖4示出了附圖3中字線解碼器的局部圖。
附圖1示出了本發明的一種FRAM型集成存儲器的局部圖。該存儲器帶有一個存儲單元區，其中，存儲單元MC排列于位線BLi、字線WLk及板線PLi的交叉點上。
附圖2示出了附圖1的一種存儲單元MC。它帶有一個選擇晶體管T和一個帶鐵電介質的存儲電容器C。存儲電容器C的一個電極與一根板線PLi相連，而另一個電極則通過選擇晶體管T的控制端接在位線BLi上。選擇晶體管T的門極同字線WLk相連。
從附圖1中還可得知，位線BLi經過n溝道晶體管N與讀取放大器SA相連。此外，位線BLi還經過p溝道晶體管P而連在電壓發生器1輸出口上，該電壓發生器1產生一個恒定的板電位VPL。分配給相同位線BLi的n溝道晶體管N與p溝道晶體管P其控制端均連在列選擇線CSLi上。
板線PLi在單元區的邊緣處相互接在一起。它們通過p溝道型的第一晶體管T1連到電壓發生器1的輸出口上。該第一晶體管T1的門極與一種測試信號TEST相接。此外，板線PLi還通過n溝道型的第二晶體管T2與存儲器的接觸面A相連。第二晶體管T2的門極也接在測試信號TEST上。測試信號TEST確定了存儲器所處的工作方式。測試信號為低電平(0V)時，存儲器為正常工作方式，測試信號為高電平(3.1V)時，存儲器便處于測試工作方式。
附圖1所示的存儲器只帶有一個相關的存儲單元區和一個讀取放大器SA。此外，圖中只示出了兩根字線WLk和四根帶有相應板線PLi的位線BLi。實際上，通常的存儲器都帶有多個單元區和大量的位線字線，還有相關的讀取放大器。
另外，常常還可在FRAM內裝入不同的讀取放大器SA，在讀訪問過程中，除了通過各選定位線給讀取放大器SA輸入信號外，還可以通過一相關并協的位線給它輸入一個參考信號。出于簡化的原因，附圖1內沒有示出成對的并協線，而只是示出了簡單的位線BLi。在正常工作方式時，附圖1所示存儲器的工作原理如下通過相應的地址，由圖中未示出的解碼器選擇一根字線WLk和一根列線CSLi。這些選定的線接收一個高電平，而未選定的線則保持在低電平狀態。比如，假若字線WL0與列線CSL0被選定，則所有與字線WL0相連的選擇晶體管T被導通，而與其余字線WLk相連的選擇晶體管則處于截止狀態。此后，與列選擇線CSL0相連的n溝道晶體管N被導通，而與它相連的p溝道晶體管P則處于截止狀態。與此相反，給其余列選擇線CSLi所分配的n溝道晶體管N處于截止狀態，而p溝道晶體管P則導通。為此，在寫訪問時，讀取放大器SA傳送的數據只能傳輸給位線BL0。其余位線BLi通過其p溝道晶體管P的作用，處于一種電壓發生器1產生的板電位VPL。
由于在正常工作方式下第一晶體管T1導通，第二晶體管T2截止，所以板電位VPL也就等于所有板線PLi的電位。板電位VPL等于存儲器兩個供電電位GND、VDD的算術平均值。譬如，第一供電電位GND為地電位(0V)，而第二供電電位VDD等于2.5V。于是，板電位VPL的值為1.25V。典型地，如果在寫訪問時讀放大器SA的輸出口產生的電位為2.5V，該電位便通過位線BLi的導通n溝道晶體管N而被送至該存儲單元，并經由導通的選擇晶體管T到達存儲電容器C的一個電極上。存儲電容器C的另一個電極則通過相應板線PL0的作用，位于一個1.25V的板電位。由此，存儲電容器C上存在一個1.25V的正電壓，該電壓使其鐵電介質產生相應的極化作用。緊接著，存儲單元MC內便存入了一個邏輯“1”。為了寫入邏輯“0”，讀取放大器SA在寫訪問時產生一個0V的電位，該電位通過選定的位線BL0和存儲單元MC的選擇晶體管T而被送到存儲電容器C的一個電極上。由于板線PL0前后都帶有一個1.25V的板電壓，所以存儲電容器C上的電壓變為-1.25V，它將使存儲電容器C的鐵電介質產生一個極化作用，該作用與寫入邏輯“1”時的情形恰恰相反。
在位線BL0與其余字線WLk的交叉點上，存儲單元MC內存儲的狀態將不受影響，其原因為，它們的選擇晶體管T都處于截止狀態。此外，位于字線WL0與其余位線BLi交叉點上的存儲單元MC也不會受到影響，原因在于，其余的位線利用其p溝道晶體管P維持在一個1.25V的板電位上，而且，盡管選擇晶體管T已導通，該存儲單元MC的存儲電容器C上的電壓都為0V。存儲電容器C的電壓為0V時將產生如下結果，即電容器的存儲狀態，也就是說它的極化狀態不會受到影響。
如果附圖1所示的存儲器工作在測試工作狀態，也即當測試信號TEST為一個3.1V的高電平時，第一晶體管T1將被截止，由此，板線PLi便與產生板電位VPL的電壓發生器1的輸出口隔開。此外，第二晶體管T2被導通，板線PLi由此被接到接觸面A上。然后，通過接觸面A可以給板線PLi輸入一個任意的電位值VF。另外，在測試工作方式下，所有列選擇線CSLi在進行寫訪問期間都為一個低電平，致使位線BLi帶上全部的板電位VPL。若現在至少有一根字線WLk被激活，那么，與該字線相連的存儲單元MC的選擇晶體管T就會導通。這樣，大小為1.25V的板電位被輸到所選存儲單元MC其存儲電容器C的一個電極上。譬如，若現在選擇電位VF＝0V，則相應存儲電容器C的電壓為+1.25V。由此，邏輯“1”被同時寫進其字線WLk為高電平的所有存儲單元MC之中。例如，如果電位VF為一個2.5V的高電平，所選存儲單元MC的相應存儲電容器C就會帶上一個-1.25V的電壓，這樣，邏輯“0”便被寫入這些存儲單元MC。上述兩種情況可實現往多個存儲單元MC同時寫入新的邏輯狀態值。
在正常工作方式下，附圖1所示的存儲器在同一時間點上只激活一根字線WLk。與之相反，在測試工作方式下，所有字線WLk都被同時激活，使得存儲單元MC的所有選擇晶體管T都被導通。利用該方法，可實現對全部存儲單元MC同時進行寫訪問。對此，下文還要根據附圖4進行深一步的討論。
為了在測試工作方式下把“經過衰減”的比特位傳輸給存儲單元MC，也就是說，為了把不帶1.25V完全信號值的比特位寫入存儲單元，對于寫入邏輯“0”時的確定電位VF，其值作如下選擇，即它位于1.25V的板電位VDD和2.5V的正供電電位之間，例如，為2V。為了寫入“經過衰減”的邏輯“1”，確定電位VF選擇在0V與1.25V之間，例如，為0.5V。利用該方法，可以對存儲單元MC在正常情況下、在較長時間間隔內產生的時效過程進行模擬，該過程同樣可使存儲單元內的信號產生衰減。
在本發明的其它實施范例中，處于測試工作方式下的板線PLi也可以不與接觸面A相連，如附圖1存儲器所示的情況，而是與存儲器的另一個產生上述電位VF的內部電壓發生器相接。
在本發明的其它實施范例中，也可以只有一部分板線PLi在測試工作方式下帶有一個電位VF，該電位VF與恒定板電位VPL有一個偏差值。這樣，對于與這些板線PLi相連的存儲單元MC，同時只存在一個寫訪問。當然，板線也就不必全都相互在電氣上連接在一起了。
附圖3示出了一種電路裝置，它用來控制附圖1所示的兩根字線WLk。圖中畫出了一個可輸入字地址RADR的字線解碼器RDEC。在正常工作方式下，它根據字地址RADR來激活輸出口B、C。字線解碼器RDEC的輸出口B、C均通過一個字線驅動器D接在字線WLk上。字線驅動器D帶有一些電壓供電端子，它們通過p溝道型的第三晶體管T3接到第二種電壓發生器2的輸出口上，電壓發生器2用來生成第一供電電壓VPP。此外，字線驅動器D的供電端子通過一個n溝道型的第四晶體管T4接到第二接觸面E上，通過第二接觸面E可接入第二供電電壓Vext。第三晶體管T3與第四晶體管T4的門極與測試信號TEST(測試)相接。在正常工作方式下(Test(測試)＝0V)，由第二種電壓發生器2產生的第一供電電壓VPP在經過第三晶體管T3后被送至字線驅動器D。在測試工作方式下(Test＝3.1V)，由第二供電電壓Vext經過第四晶體管T4被送至字線驅動器D。第一供電電壓VPP的值為3.1V。如果一根字線WLk通過字線解碼器RDEC被激活，該字線便在正常工作方式下接入第一供電電壓值VPP，也即3.1V。利用該3.1V的電壓來控制存儲單元MC的各個選擇晶體管T，這樣，在寫入邏輯“1”時，2.5V的電位也就可以通過該選擇晶體管T從讀取放大器SA傳輸到存儲電容器C。存儲單元MC的選擇晶體管T的動作電壓為0.6V。
在測試工作狀態下，字線解碼器RDEC不管字地址RADR的狀態如何，都會把所有的字線WLk同時激活。假若字線驅動器D在測試工作方式下還是由第二種電壓發生器2提供供電，那么該發生器2必須具有相應的功率輸出，以能夠同時驅動大量的字線驅動器D。為此，在測試工作方式下，字線驅動器的供電不再由第二種電壓發生器2提供，而由第二接觸面E從集成存儲器的外部供給。
在這種實施范例中，由第二接觸面E在測試工作方式下導入的第二供電電壓Vext要小于第一供電電壓VPP。它的值為2V，因此也大于板電位(1.25V)和存儲單元MC選擇晶體管T的動作電壓(0.6V)。在測試工作方式下，激活的字線WLk被置為第二供電電壓值Vext＝2V，這樣，相應選擇晶體管T的門極電壓便為2V。對于測試工作狀態下所有位線BLi上的1.25V板電位VPL，上述門極電壓足以將它完全導通到存儲電容器C的相應電極上。
在本發明的其它實施范例中，所選擇的第二供電電壓值Vext也可以小于或等于板電位和選擇晶體管T的動作電壓值。如果選擇第二電壓Vext＝1.25V，也就是等于板電位VPL值，那么，在測試工作方式下，電位VPL在經過選擇晶體管T后并不以其完全值加到存儲電容器C上。這樣也可以在存儲單元MC內寫入“經過衰減”的比特位，由此可以再次模擬存儲單元MC的時效過程。
在本發明的其它實施范例中，字線驅動器D在測試工作方式下也可以與集成存儲器相應的內部第二供電電壓Vext相接，這樣，第二接觸面E便是多余的了。為了減小存儲器的功耗，所選的第二供電電壓Vext要小于第一供電電壓VPP，這樣也是比較有利的。為生成第二供電電壓Vext，在存儲器的內部必須帶有其它相應的電壓發生器。
附圖4示出了附圖3中字線解碼器RDEC的局部圖。在高供電電位VDD與低的地電位之間，該字線解碼器RDEC帶有一個由第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8組成的串聯電路。第五晶體管T5為p溝道型，而其它的三個晶體管則為n溝道型。第五晶體管T5與第六晶體管T6之間的電路節點在經過一個保持電路H和一個后接的倒相器I后，接在了字線解碼器RDEC的輸出口B上，保持電路H由兩個反并聯的倒相器組成。第七晶體管T7與第八晶體管T8之間的電路節點在經過n溝道型的第九晶體管T9后，接在保持電路H的輸入口上。第九晶體管T9的門極同測試信號TEST(測試)相連。
第五晶體管T5與第八晶體管T8的門板接在一種碼組信號BS上。第六晶體管T6的門極與第一地址信號A1相接，第七晶體管T7的門極則與第二地址信號A2相接。兩個地址信號A1、A2和碼組信號BS形成一個字地址RADR。對于附圖3所示字線解碼器RDEC的每個輸入口B、C，它們都分配有一個附圖4所示的電路。所有這些電路都共用相同的碼組信號BS。與此相反，其地址信號A1、A2是互不相同的。碼組信號BS用來選擇附圖1所示的單元區，而附圖1沒有畫出的存儲器其它單元區由另外的碼組信號來指定。通過地址信號A1、A2可以在正常工作方式下選擇單元區的字線WLk。
在正常工作方式下(Test(測試)＝0V)，若第九晶體管T9被阻斷，第六晶體管T6與第七晶體管T7就不會被跨接掉。由此，在加上字地址RADR時，總是只能選定一根字線WLk，其原因為，字線解碼器RDEC的輸出口B、C中只有一個被激活。在測試工作方式下(Test＝3.1V)，導通的第九晶體管T9跨接掉第六晶體管T6與第七晶體管T7，這樣，地址信號A1、A2將不起作用，字線解碼器RDEC的全部輸出口B、C便通過碼組信號BS同時被激活，也即變為邏輯“0”。在測試工作方式下，利用該方法可以用碼組信號BS高電平將碼組或單元區內的所有字線WLk同時激活。
對于附圖1所示的存儲器，若想在正常工作方式下往所有存儲單元MC中寫入相同信息，就必須依次選定所有的字線WLk和位線BLi。這種寫入-與按照VDD/2-方案工作的常規FRAM一樣-只能在所有存儲單元MC中按順序依次實現。利用本發明的測試工作方式，可以給大量存儲單元MC同時寫入相同的數據，并由此縮短了寫入數據所花費的時間。
權利要求
1.一種集成存儲器，-它帶有存儲單元(MC)，該存儲單元(MC)均至少帶有一個選擇晶體管(T)和一個存儲電容器(C)，-它帶有位線(BLi)、字線(WLk)及板線(PLi)，在這些線的交叉點上排列有存儲單元(MC)，-其中，在每個存儲單元(MC)中，存儲電容器(C)的一個電極通過選擇晶體管(T)與一根位線(BLi)相連，另一個電極則接在板線(PLi)上，晶體管(T)的控制端接在一根字線(WLk)上，-它具有第一種工作方式，-在該方式下，板線(PLi)帶有一個恒定的板電位(VPL)，-在該方式下，如果不對一個存儲單元(MC)進行訪問，位線(BLi)同樣也為板電位(VPL)，-且在該方式下，在訪問一個存儲單元(MC)時，與該存儲單元(MC)相連的位線(BLi)若接到一個比板電位(VPL)低的第一電位(GND)，則寫入第一種邏輯狀態，若接到一個比板電位高的第二電位(VDD)，則寫入第二種邏輯狀態，-它還具有第二種工作方式，-在該方式下，位線(BLi)為板電位(VPL)，-且在該方式下進行寫訪問時，至少有一根板線(PLi)接到一個與板電位(VPL)不相同的確定電位(VF)。
2.根據權利要求1的集成存儲器，其特征在于，在第二種工作方式下進行寫訪問時，多根板線(PLi)同時接到確定電位(VF)。
3.根據權利要求1或2的集成存儲器，其特征在于，確定電位(VF)為第一電位(GND)或第二電位(VDD)。
4.根據權利要求1或2的集成存儲器，其特征在于，確定電位(VF)位于板電位(VPL)與第一電位(GND)或第二電位(VDD)之間。
5.根據上述權利要求之一的集成存儲器，其特征在于，它帶有一種連接面(A)，用來從存儲器外部導入確定電位(VF)。
6.根據權利要求1的集成存儲器，其特征在于，-它帶有字線解碼器(RDEC)，根據其輸出的字地址(RADR)來對字線(WLk)進行尋址，-它帶有字線驅動器(D)，用來將字線解碼器(RDEC)的輸出口分別同一根字線(WLk)連接起來，-它帶有電壓發生器(2)，以在第一種工作方式下給字線驅動器(D)生成一個第一供電電壓(VPP)，-它還帶有連接面(E)，以在第二種工作方式下給字線驅動器(D)導入一個第二供電電壓(Vext)。
7.根據權利要求1的集成存儲器，其特征在于-其字線(WLk)與位線(BLi)同與之相連的存儲單元(MC)一起至少形成一個單元區，-其中，在第一種工作方式下進行寫訪問時，每個單元區同時只有一根字線(WLk)被激活，-而且其中，在第二種工作方式下進行寫訪問時，每個單元區有多根字線(WLk)同時被激活。
8.用于集成存儲器的工作方法，其集成存儲器-帶有存儲單元(MC)，該存儲單元(MC)均至少帶有一個選擇晶體管(T)和一個存儲電容器(C)，-帶有位線(BLi)、字線(WLk)及板線(PLi)，在這些線的交叉點上排列有存儲單元(MC)，-其中，在每個存儲單元(MC)中，存儲電容器(C)的一個電極通過選擇晶體管(T)與一根位線(BLi)相連，另一個電極則接在板線(PLi)上，晶體管(T)的控制端接在一根字線(WLk)上，其方法具有如下步驟-存儲器工作在第一種工作方式，-在該方式下，板線(PLi)被輸入一個恒定的板電位(VPL)，-在該方式下，如果一個存儲單元(MC)沒被訪問，位線(BLi)同樣也被輸入板電位(VPL)，-且在該方式下，在訪問一個存儲單元(MC)時，與該存儲單元(MC)相連的位線(BLi)被置為一個比板電位(VPL)低的第一電位(GND)，以寫入第一種邏輯狀態，并且被置為一個比板電位高的第二電位(VDD)，以寫入第二種邏輯狀態，-存儲器工作在第二種工作方式，-在該方式下，位線(BLi)被輸入板電位(VPL)，-且在該方式下進行寫訪問時，有一根板線(PLi)被置為一個與板電位(VPL)不相同的確定電位(VF)。
9.根據權利要求8的用于集成存儲器的工作方法，其特征在于，集成存儲器-帶有字線解碼器(RDEC)，根據其輸出的字地址(RADR)來對字線(WLk)進行尋址，-帶有字線驅動器(D)，用來將字線解碼器(RDEC)的輸出口分別同一根字線(WLk)連接起來，其方法具有如下步驟-在第一種工作方式下，字線驅動器(D)被輸入一個第一供電電壓(VPP)，-而在第二種工作方式下，字線驅動器(D)被輸入一個比第一供電電壓(VPP)低的第二供電電壓(Vext)。
10.根據權利要求9的工作方法，其特征在于，第一供電電壓(VPP)由存儲器內部產生，第二供電電壓(Vext)則從存儲器外部輸入。
11.根據權利要求9或10的工作方法，其特征在于，第二供電電壓(Vext)作如下選擇，即在通過相關的字線驅動器(D)激活一根字線(WLk)時，該字線的電位要高于板電位(VPP)和存儲單元(MC)其選擇晶體管(T)的動作電壓(Vth)。
12.根據權利要求9或10的工作方法，其特征在于，第二供電電壓(Vext)作如下選擇，即在通過相關的字線驅動器(D)激活一根字線(WLk)時，該字線的電位要小于或等于板電位(VPP)和存儲單元(MC)其選擇晶體管(T)的動作電壓(Vth)。
全文摘要
一種帶有存儲單元(MC)的集成存儲器,該存儲單元(MC)排列在位線(BLi)、字線(WLk)及板線(PLi)的交叉點上。在第一種工作方式下,板線(PLi)在寫訪問期間保持一個恒定的板電位(VPL)。在第二種工作方式下,在至少一根板線(PLi)接到一個與板電位(VPL)不同的確定電位(VF)期間,位線(WLi)保持為板電位(VPL)。
文檔編號G11C29/04GK1271942SQ0010708
公開日2000年11月1日 申請日期2000年4月28日 優先權日1999年4月28日
發明者H·赫尼格施米德, G·布勞恩 申請人:因芬尼昂技術股份公司