一種有限次復位看門狗電路的制作方法
【技術領域】
[0001]本發明涉及電子電路，特別涉及一種有限次復位看門狗電路。
【背景技術】
[0002]目前電子領域使用的看門狗功能單一，只機械地在超時后輸出復位信號。在實際應用中，有時需要限制看門狗復位次數，以保護整個系統工作的可靠性、連續性。比如在通信領域，很多重要的設備都采用雙機主從備份的方式，一旦主機出現故障，從機會切換成主機，如果因為硬件損壞等不可修復故障，導致其中一個設備反復復位，可能會引起不停的主從切換，使整個系統長時間處于切換狀態，影響系統運行。
[0003]而目前文獻中尚未見到有效的解決辦法，如何解決這個問題就成為了本技術領域的技術人員所要研究和解決的課題。
【發明內容】
[0004]本發明的目的就是為克服現有技術的不足，針對上述題，提供一種看門狗電路，本方案旨在采用一種可靠的方式限制看門狗復位的次數，當超過限定的次數仍出現看門狗復位，則認為已經無法通過復位修復故障，進而切斷設備供電，不再嘗試重啟，要實現這個目的，電路必須是具有可通過硬件配置電阻限制復位次數的功能，不依賴軟件配置，可以在實現看門狗功能的同時進行有限次復位，既保持了對軟件異常的復位功能，又防止了因不可復位異常導致系統反復重啟，增加了整個系統運行的可靠性
[0005]本發明是通過這樣的技術方案實現的:一種有限次復位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內部實現邏輯電路，其特征在于，邏輯電路結構包括I個4位減計數器、I個8位減計數器，緩沖器和反相器，外加I個有源晶振、I個MOS管、3個RC延時電路、I個可控硅和若干電阻；通過改變R和C的值可以改變RC延遲的時間長度；R1、Cl組成的RC延遲電路RCl產生1mS延遲；R2、C2組成的RC延遲電路RC2產生15mS延遲；R3、C3組成的RC延遲電路RC3產生1mS延遲；
[0006]8位計數器Ul作為看門狗超時計數器，Ul的計數時鐘輸入端Ck連接外部晶振時鐘；RESET連接外部延遲電路RCl ；U/D端置O選擇減計數模式；A_H端口連接8根外部輸入腳，用于設置8位2進制的喂狗時間；Load端連接外部延遲電路RC2 ；Carry out端口連接到U2的計數時鐘輸入端Ck，同時通過反相器D2反向后輸出到被保護電路的reset端口，在此線路上有RC延遲電路RC3 ；
[0007]4位計數器U2作為復位次數計數器，U2的計數時鐘輸入端Ck連接Ul的Carryout端口 ；RESET連接外部延遲電路RCl ；U/D端置O選擇減計數模式；A_D端口連接4根外部輸入腳，用于設置4位2進制的復位次數限制；Load端連接外部延遲電路RC2 ；Carry out端口連接到反相器D1，反向后輸出到可控硅D4使能端口 ；
[0008]被保護電路的WD端連接在延遲電路RCl上，并連接EPLD內部的Ul、U2的reset端口，同時通過反相器D3產生反向信號，經過外部的RC2延遲后返回EPLDJga Ul、U2的Load 端口。
[0009]本發明的有益效果:采用本方法實現的看門狗電路，具有可通過硬件配置電阻限制復位次數的功能，不依賴軟件配置，可以在實現看門狗功能的同時進行有限次復位，既保持了對軟件異常的復位功能，又防止了因不可復位異常導致系統反復重啟，增加了整個系統運行的可靠性。
【附圖說明】
[0010]圖1、有限次復位看門狗電路圖。
【具體實施方式】
[0011]為了更清楚的理解本發明，結合附圖和實施例詳細描述本發明:
[0012]如圖1所示，一種有限次復位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內部實現邏輯電路，邏輯電路包括I個4位減計數器、I個8位減計數器，緩沖器和反相器，外加I個有源晶振、I個MOS管、3個RC延時電路、I個可控硅和若干電阻；
[0013]通過改變R和C的值可以改變RC延遲的時間長度；R1、C1組成的RC延遲電路RCl產生1mS延遲；R2、C2組成的RC延遲電路RC2產生15mS延遲；R3、C3組成的RC延遲電路RC3產生1mS延遲；
[0014]被保護電路需要具有可以產生喂狗信號WD的輸出端口和可以被外部低電平復位的外部復位輸入端口 RESET ；
[0015]可控硅D4的輸入端接外部供電電源VDD，輸出端接被保護電路和有源晶振的電源VDD—safe ；
[0016]8位計數器Ul作為看門狗超時計數器，Ul的計數時鐘輸入端Ck連接外部晶振時鐘；RESET連接外部延遲電路RCl ；U/D端置O選擇減計數模式；A_H端口連接8根外部輸入腳，用于設置8位2進制的喂狗時間；Load端連接外部延遲電路RC2 ；Carry out端口連接到U2的計數時鐘輸入端Ck，同時通過反相器D2反向后輸出到被保護電路的reset端口，在此線路上有RC延遲電路RC3 ；
[0017]4位計數器U2作為復位次數計數器，U2的計數時鐘輸入端Ck連接Ul的Carryout端口 ；RESET連接外部延遲電路RCl ；U/D端置O選擇減計數模式；A_D端口連接4根外部輸入腳，用于設置4位2進制的復位次數限制；Load端連接外部延遲電路RC2 ；Carry out端口連接到反相器D1，反向后輸出到可控硅D4使能端口 ；
[0018]被保護電路的WD端連接在延遲電路RCl上，并連接了 EPLD內部的U1、U2的reset端口，同時通過反相器D3產生反向信號，經過外部的RC2延遲后返回EPLD，驅動了 U1、U2的Load 端 P。
[0019]根據上述說明，結合本領域技術可實現本發明的方案。
【主權項】
1.一種有限次復位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內部實現邏輯電路，其特征在于，邏輯電路結構包括I個4位減計數器、I個8位減計數器，緩沖器和反相器，外加I個有源晶振、I個MOS管、3個RC延時電路、I個可控硅和若干電阻；8位計數器Ul作為看門狗超時計數器，Ul的計數時鐘輸入端Ck連接外部晶振時鐘；RESET連接外部延遲電路RCl ；U/D端置O選擇減計數模式；A_H端口連接8根外部輸入腳，用于設置8位2進制的喂狗時間；Load端連接外部延遲電路RC2 ；Carry out端口連接到U2的計數時鐘輸入端Ck，同時通過反相器D2反向后輸出到被保護電路的reset端口，在此線路上有RC延遲電路RC3 ； 4位計數器U2作為復位次數計數器,U2的計數時鐘輸入端Ck連接Ul的Carry out端口 ；RESET連接外部延遲電路RCl ；U/D端置O選擇減計數模式；A_D端口連接4根外部輸入腳，用于設置4位2進制的復位次數限制；Load端連接外部延遲電路RC2 ；Carry out端口連接到反相器Dl，反向后輸出到可控硅D4使能端口 ； 被保護電路的WD端連接在延遲電路RCl上，并連接EPLD內部的U1、U2的reset端口，同時通過反相器D3產生反向信號，經過外部的RC2延遲后返回EPLDJga U1、U2的Load端□。
【專利摘要】本實用新型涉及一種有限次復位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內部實現邏輯電路，邏輯電路包括1個4位減計數器、1個8位減計數器，緩沖器和反相器，外加1個有源晶振、1個MOS管、3個RC延時電路、1個可控硅和若干電阻；改變R和C的值可以改變RC延遲的時間長度；R1、C1組成的RC延遲電路RC1產生10mS延遲；R2、C2組成的RC延遲電路RC2產生15mS延遲；R3、C3組成的RC延遲電路RC3產生10mS延遲；本電路具有可通過硬件配置電阻限制復位次數的功能，不依賴軟件配置，可以在實現看門狗功能的同時進行有限次復位，既保持了對軟件異常的復位功能，又防止了因不可復位異常導致系統反復重啟，增加了整個系統運行的可靠性。
【IPC分類】G06F11-00
【公開號】CN204347823
【申請號】CN201420808857
【發明人】夏連杰, 龐輝, 李延波, 劉勝杰, 劉金棟, 高麗哲, 俞光日, 時勇
【申請人】天津七一二通信廣播有限公司
【公開日】2015年5月20日
【申請日】2014年12月19日