具有主設備和從設備的pll系統的制作方法
【專利摘要】一種主鎖相環設備可與包括從數控振蕩器(sDCO)的一個或多個從設備相關聯地操作，一個或多個數字PLL(DPLL)通道包括主數控振蕩器(mDCO)。主同步定時器產生主定時脈沖，以從mDCO讀取相位和頻率信息。外設接口將讀取的頻率和相位信息發送到一個或多個從設備。同步接口發送主定時脈沖以同步sDCO中的副本同步定時器，所述副本同步定時器產生從定時脈沖，以供在更新在從設備處接收到的相位和頻率信息時使用。
【專利說明】
具有主設備和從設備的PLL系統
技術領域
[0001]本發明涉及精確定時的領域，并且尤其涉及在包括主PLL設備和一個或多個從設備的數字鎖相環(PLL)系統中的準確相位和頻率控制。
【背景技術】
[0002]全球市場上對更高集成度的需求激發了對主要是PLL的高計數多通道同步設備的需要。不同應用需要不同數量的通道。使用具有多于所需數量的通道的設備通常是這種情況，其具有明顯的成本劣勢。在一個主設備和多個從設備上分配功能是一個選擇，但它不能廣泛使用，因為缺乏良好的同步，同步需要從每一個從設備到主設備的大量反饋連接時鐘。
[0003]—個現有技術解決方案使用高集成度多通道PLL設備，其可以管理通常超過10數量的通道的最高需求，以覆蓋不需要這么多通道的應用。對于高硅和板面積的要求使得這個解決方案越來越缺少吸引力。另一現有技術解決方案利用具有少量PLL通道的設備以覆蓋全部所需應用。這個解決方案的缺點是在各所用PLL設備中的適當同步和輸出時鐘對準的技術困難，以及每一設備中復雜數字PLL功能的開銷，其常常等同于較高的價格。
[0004]另一個解決方案構建具有全部所需可能的通道計數的多通道PLL設備的整個組合。這個解決方案的成本劣勢是顯而易見的。又一解決方案使用將區域密集和性能關鍵功能分散到從設備的主從概念。這個現有解決方案的問題是缺乏良好的同步方法，其假定使用類似于數控振蕩器(NCO)的外部反饋概念，其中，頻率和相位誤差由自從設備到主設備的反饋時鐘校正。結果，該設計過于復雜，使用主設備和從設備上管腳形式的過多資源以及其他從資源，例如輸出分頻器。
[0005]還嘗試了使用主設備對從設備的直接控制的主從概念，但這涉及嚴格的時序收斂要求，而該嚴格的時序收斂要求對于在多芯片或者甚至多管芯環境中實施是不切實際的或不可能的。
【發明內容】
[0006]本發明的實施例使得有可能產生使用一個主設備來準確控制多個從設備的頻率和相位的靈活的多通道PLL，尤其是多通道數字鎖相環(DPLL)。本發明的各實施例通過向現有技術主從概念提供新穎的同步方法而解決了多通道PLL設備的粒度問題。這允許支持基于“按需構建塊”概念的靈活的架構，其中，復雜的功能通常以駐留在一個設備上的數字邏輯中實施，而頻率合成引擎可位于在相同或不同封裝結構中的多個從設備上，從而允許由主設備對從設備的精確和適當的控制，無需使用外部反饋。
[0007]根據本發明，提供了一種主鎖相環(PLL)設備，該主鎖相環(PLL)設備可與包括從數控振蕩器(sDCO)的一個或多個從設備相關聯地操作，該主鎖相環(PLL)設備包括:至少一個數字PLL(DPLL)通道，每一個數字PLL通道都包括主數控振蕩器(mDCO)，該主數控振蕩器(mDCO)比所述從數控振蕩器具有更高的分辨率;主同步定時器，用于產生主定時脈沖，以允許從所述mDCO讀取相位和頻率信息；外設接口，用于將所述讀取的頻率和相位信息發送到所述一個或多個從設備;及主同步接口，用于發送所述主定時脈沖以同步所述sDCO中的副本同步定時器，所述副本同步定時器產生從定時脈沖，以供在更新在所述從設備接收的所述相位和頻率信息時使用。
[0008]優選地，主PLL設備是多通道設備，每一個通道都包括含mDCO的鎖相環。
[0009]在取決于應用產生可變數量的PLL通道時引起的同步挑戰通過將頻率合成功能中的核心數字鎖相環DPLL功能分隔在各分開的設備中來解決。在大多數情況下，取決于所需PLL性能，頻率合成功能的實施是模擬密集的，并且需要大管芯區域，同時DPLL功能通常可在可隨著硅技術縮放的數字邏輯中實現。主要難題在于在實施DPLL功能的設備與負責頻率合成的設備之間具有適當的通信。
[0010]在不同應用中用于相似的功能分配的主從概念允許用最小的開銷或不用開銷來極為靈活地產生任意數量的PLL通道。在PLL環境中，能夠接受所需數量的參考時鐘的一個主設備可以控制多個從設備。取決于對通道粒度的應用要求，從設備可以在單一晶片或封裝結構中具有一個、兩個或多個通道。通過確保從設備對于來自主設備的選定參考的變化的適當的相位和頻率響應來適當控制全部從設備的能力成為使用這種系統的能力的關鍵，良好的同步機制最關鍵。
[0011]本發明的各實施例使用多通道PLL系統內的主設備與從設備之間的適當同步的方法，主設備包含參考采樣數字化模塊和諸DPLL模塊，諸DPLL模塊也就是相位/頻率檢測器、環路濾波器和數控振蕩器(DCO)，從設備主要包含模擬加強的頻率合成模塊。主設備對從設備的頻率和相位的控制使用串行接口完成，以使得在主設備與從設備之間的互連線數量最少。
[0012]本發明的實施例允許在來自多個從設備的全部輸出時鐘中的良好對準，以及在選定輸入參考時鐘與任何從輸出時鐘之間的對準，而無需從從設備到主設備的任何物理反饋信號。為了實現所需對準，除了從設備的頻率和相位控制所需的從主設備到從設備的串行接口連接以外，主設備將系統時鐘和周期性同步信號Sync發送到每一個從設備。允許使用主從概念的同步機制是本發明的特點。本發明的一個方面是一種同步方法，該方法通過使用用于確定頻率和相位更新的平均時間的主設備同步脈沖以及每一從設備中的確定將相位和頻率應用于特定從設備的準確時間的同步脈沖來實現。
[0013]當需要對電壓和溫度變化的極為準確的對準時，可以將來自每一個從設備的額外反饋信號傳遞到主設備，從而允許在全部從設備輸出時鐘中和在選定參考時鐘與任何從設備輸出時鐘之間的非常準確的對準。
[0014]同步方法可被應用于基于主從的多通道PLL，而不管該基于主從的多通道PLL包含在一個封裝結構中，還是是使用針對主設備的一個封裝結構和針對從設備的單個或多個封裝結構來實現的。
[0015]根據本發明的另一個方面，提供了一種控制一個或多個從設備的方法，該從設備包括通過主鎖相環設備中的數控振蕩器的輸出控制的數控振蕩器(DCO)，該方法包括:通過主同步定時器產生主設備中的定時脈沖;使所述副本同步定時器與從所述主設備接收的主定時脈沖同步;從所述數控振蕩器的所述輸出讀取相位和頻率信息;通過外設接口將所述相位和頻率信息傳送到所述一個或多個從設備;及基于由所述副本同步定時器產生的定時脈沖更新所述一個或多個從設備處的所述相位和頻率信息。
【附圖說明】
[0016]現在將通過參考附圖僅示例性地詳細說明本發明，在附圖中:
[0017]圖1是多通道主設備的框圖；
[0018]圖2是不出一系列從設備的框圖；
[0019]圖3是要求到主設備的反饋以供維持準確的對準的多通道多PLL從設備的框圖；及
[0020]圖4是從同步定時器的框圖。
【具體實施方式】
[0021]如圖1和2所示的，一種使用根據本發明的實施例的同步方法的多通道PLL，該多通道PLL包括主設備I和多個從設備18、19、20。主設備I的任務是接受多個參考時鐘，并允許每一通道PLL跟蹤任意參考時鐘elk O……elk R-1。
[0022]每一個參考時鐘都首先由相應的參考時鐘采樣模塊2、3、4采樣(數字化)。基于指定的參考時鐘故障準則監控參考時鐘的質量，指定的參考時鐘故障準則是與應用相關的，以及使用參考時鐘選擇模塊5為N個PLL通道6、7、8中每一個選擇適當的參考。
[0023]每一個PLL都由相位頻率檢測器10、環路濾波器11和主數控振蕩器(mDC0)12組成。將與選定參考相關的相位信息與相位頻率檢測器10中的系統時鐘進行比較，得到相位誤差，在將該相位誤差在被用作DCO 12的頻率和相位控制字之前，使其通過低通環路濾波器
Ilo
[0024]系統時鐘由系統時鐘發生器模塊15產生，系統時鐘由系統時鐘發生器模塊15由來自外部晶體振蕩器16的穩定時鐘反饋。
[0025]主設備中的mD⑶12相比于從設備中的相應sD⑶23具有明顯更高的分辨率。例如，mDCO可以具有96比特寬分辨率，而sDCO的分辨率可以僅為40比特寬。將主DCO 12相位和頻率信息周期性地提供給主串行外設接口(MSPI)13以被用來更新目標從設備sDCO 23。為了適應從設備18、19、20的適當更新而無需會使得整個概念變得不可用的從多個從設備18、
19、20到主設備I的大量反饋時鐘，需要主設備和從設備之間的足夠同步。
[0026]為了提供主設備與從設備之間的同步，主設備中的主同步定時器14產生周期性脈沖，其用于讀取從DCO所需的mDCO 12相位和頻率信息。為了避免需要將同步定時器14脈沖在一個系統時鐘周期中傳送到從設備18、19、20，每一從設備都具有其自己的從同步定時器22，它是主同步定時器14的副本。由于主設備向全部從設備提供系統時鐘，主設備上的主同步定時器14和每一從設備上的從同步定時器22將使用相同的系統時鐘頻率運行，因此在設備初始化期間僅需要執行同步。基于來自從同步定時器22的脈沖更新從DCO 23的相位和頻率。
[0027]通道N-1PLL 8的主要目的是當需要例如在+/-0.5ns量級的非常嚴格對準時充當反饋校準PLL。在此情況下，對輸出時鐘位置的調整必須是連續的以補償任何溫度和電壓變化。當無需這樣的嚴格對準時(例如為+/-2ns量級)，通道N-1 PLL 8可以用作常規PLL。
[0028]通過主設備與從設備之間的正確同步，確保從設備18、19、20的全部輸出時鐘在它們自身中以及與選定參考時鐘都具有所需對準。
[0029]每一個從設備中的從串行外設接口SSPI控制模塊21都從MSPI控制模塊13接收數據，從而產生所需格式的用于更新從DCO 23的相位和頻率的數據，以及用于頻率同步模塊24和時鐘分頻器25的靜態控制。
[0030]當需要反饋校準時，選擇參考源中的一個以從全部從設備接受反饋時鐘，進而允許對任何從輸出時鐘相位的準確控制。在一個示例性實施例中，將反饋時鐘施加到參考時鐘采樣模塊4的輸入，但也可以選擇其他采樣模塊。跟蹤反饋時鐘變化的PLL通道8被用來通過延遲控制模塊9更新每一個PLL 6、7、8的mDCO 12。
[0031]必須更新mD⑶，因為從設備跟隨其對應的主時鐘。盡管一個PLL并因此一個主DCO可以控制多個或全部從設備，但每一從設備都有在主設備中具有其自己的相應PLL的選擇。PLL 6……8的任務是(通過所希望的環路帶寬和許多其他參數)跟隨參考相位及控制全部輸出的定時，包括從設備的定時。全部調整都必須通過主PLL因此因此通過作為主PLL的部件的主DCO作出，以便被傳遞到其從設備，這些調整包括基于反饋時鐘計算的用以實現非常準確的對準的調整。
[0032]即使在此情況下使用外部反饋，所用資源與現有技術相比都明顯更少，在現有技術中，每一反饋時鐘都需要單獨的管腳和處理PLL，包括主設備上的參考時鐘采樣模塊。
[0033]現參考圖3，需要多路復用器26來選擇來自每一個從設備18、19、20的時鐘，這需要隨電壓和溫度變化保持輸出時鐘的非常準確的對準。多路復用器26由來自主設備中的主GP1控制模塊17的通用輸入/輸出(GP1)信號控制，以周期性地選擇要監控的每一從設備
18、19、20輸出時鐘以實現適當的輸出時鐘對準。在此模式中，除了通過主DCO 12執行對每一從DCO 23的精細調整以外，還可以單獨地粗略調整每一從輸出時鐘分頻器25，以實現準確的時鐘對準。通道N-1或反饋校準PLL 8用作反饋校準PLL，反饋校準PLL通過延遲控制模塊9通過更新從DCO 23和從時鐘分頻器25來控制輸出時鐘相位。
[0034]利用主從概念的多通道PLL中的關鍵因素之一是在主設備與從設備之間的適當的通信。理論上，執行主從通信的最容易的方式之一是確保主設備對從設備的直接定時控制，這需要從主到從的嚴格定時控制。這個方法的缺點是需要在主設備和從設備之間的系統時鐘對準。
[0035]為了使得時序收斂要求容易，在優選實施例中實施了不同的同步方案。對于需要隨電壓和溫度變化跟蹤輸出時鐘之間非常準確的對準的情況，該同步方法也利用每一從設備與主設備之間存在物理校準反饋線。該同步方案需要主同步定時器14與從同步定時器22之間的適當的同步。
[0036]圖4中顯示了從同步定時器22的框圖。主設備I產生采樣脈沖，該采樣脈沖被發送到每一從設備18、19、20。每一從同步定時器22都具有用以將脈沖的上升沿定義為對準點的邊沿檢測器27。
[0037]每一從同步定時器22都具有其自身的計數器28，只要主同步定時器14計數值被改變，就由主設備I重新編程該計數器28。為了確保適當的同步，在改變從設備18、19、20中的同步定時器22之前先改變主同步定時器14是重要的。
[0038]在通電時，或在主同步定時器14或從同步定時器22初始計數值改變后，執行從同步定時器22的同步。輸出時鐘在同步期間被禁用以避免相位跳變。
[0039]在檢測到來自主設備I的同步脈沖的時刻，從同步定時器22的計數器28被先前寫入的指定值或通電時的缺省值蓋寫。這個蓋寫將僅發生一次或幾次(可在初始化期間編程)，并且隨后從同步定時器22的計數器28將繼續獨立計數，而無需產生本地采樣脈沖所需的重新同步。來自主設備I的同步脈沖不需要滿足相對于本地從系統時鐘的任伺特定定時。該脈沖被假設為足夠寬，使得利用系統時鐘的邊沿檢測可總是被正確地執行。
[0040]無法保證主同步定時器14和從同步定時器22的值相同，因為同步脈沖不需要與從系統時鐘相關。因此，采用輸出脈沖控制的其他機制，該機制假定相位偏移，而不是絕對相位更新。在主同步脈沖與從同步脈沖(兩個不同設備中的1延遲、時鐘樹)中間存在不確定性。
[0041]通過由偏移控制機制基于主設備DCO 12內部的虛擬定時參考向從DCO 23和時鐘分頻器25提供復位和相位調整來執行粗略對準，即輸入到輸出和輸出到輸出對準。主設備可數學地預測每一從輸出時鐘必須在何處，因為從DCO保持與主DCO同步。
[0042]本發明的各實施例提供了一種靈活的多通道PLL，該多通道PLL包括使用新穎的同步機制控制多個從設備的頻率和相位的一個主設備，該同步機制允許對從設備的精確相位和頻率控制，而無需使用外部反饋和附加的資源，而原本需要此外部反饋和附加的資源來進行外部反饋控制。時分多路復用可以是所用的用于通過周期性地致力于要更新的每一從設備的時隙來順序地更新各從設備的相位和頻率的概念。
[0043]簡單的串行接口允許從主設備到從設備更新相位和頻率信息。可以對準來自全部從設備的輸出時鐘中的相位，而無需使用從從設備到主設備的反饋時鐘。
[0044]由源自主設備I的主同步信號與每一從設備18、19、20內部的本地采樣脈沖之間的延遲變化引起的輸出時鐘與輸入參考對準中的不確定性可通過以下來最小化:在本地采樣脈沖情況下讀取每一從時鐘分頻器25的當前狀態，并將計數器狀態通過從串行外設接口控制21傳遞到主串行外設接口控制模塊。主設備I可以使用這個信息通過控制從DCO 23或時鐘分頻器25來校正輸出時鐘的相位。
[0045]本領域技術人員應意識到，本文的任何框圖都表示體現本發明的原理的例示性電路的概念圖。例如，可通過使用專用硬件以及能夠相關于適當的軟件執行軟件的硬件來提供處理器。在由處理器提供時，這些功能可以由單個專用處理器、單個共享處理器或其中的一些可以是共享的多個個體處理器提供。此外，對術語“處理器”的顯式使用不應被解釋為排他性地指代能夠執行軟件的硬件，而可以隱含地非限制性地包括數字信號處理器DSP硬件、網絡處理器、專用集成電路ASIC、現場可編程門陣列PFGA、用于存儲軟件的只讀存儲器R0M、隨機存取存儲器RAM和非易失性儲存。也可以包括傳統的和/或定制的其他硬件。本文所示的功能塊或模塊實際上可以在硬件或適合的處理器上運行的軟件中實施。
【主權項】
1.一種主鎖相環設備，所述主鎖相環設備能與包括從數控振蕩器(sDCO)的一個或多個從設備相關聯地操作，所述主鎖相環設備包括: 至少一個數字PLL(DPLL)通道，每一數字PLL通道都包括主數控振蕩器(mD⑶)，所述主數控振蕩器比所述從數控振蕩器具有更高的分辨率； 主同步定時器，所述主同步定時器用于產生主定時脈沖，以準許從所述mD⑶讀取相位和頻率彳g息； 外設接口，所述外設接口用于將所述讀取的頻率和相位信息發送到所述一個或多個從設備；以及 主同步接口，所述主同步接口用于發送所述主定時脈沖以同步所述sDCO中的副本同步定時器，所述副本同步定時器產生從定時脈沖，以供在更新在所述從設備處接收的所述相位和頻率信息時使用。2.如權利要求1所述的主鎖相環設備，其特征在于，所述外設接口是串行接口。3.如權利要求1或2所述的主鎖相環設備，其特征在于，進一步包括多路復用器，所述多路復用器用于選擇多個參考時鐘中的一個，以供輸入到所述PLL通道。4.如權利要求1至3中的任一項所述的主鎖相環設備，其特征在于，包括多個所述DPLL通道。5.如權利要求4所述的主鎖相環設備，其特征在于，所述DPLL通道中被指定為反饋校準通道的一個DPLL通道對來自所述從設備之一的反饋信號作出響應以實現對包括在所述選定的從設備中的sDCO的精細調整。6.如權利要求5所述的主鎖相環設備，其特征在于，進一步包括延遲控制模塊，所述延遲控制模塊對所述反饋信號作出響應以更新所述主設備中的其他PLL通道的mDCO。7.如權利要求6所述的主鎖相環設備，其特征在于，進一步包括多路復用器，所述多路復用器對供輸入到所述反饋校準通道的用于選擇所述一個從設備的選擇信號作出響應。8.如權利要求7所述的主鎖相環設備，其特征在于，所述多路復用器被配置為以時分復用方式依次選擇所述從設備。9.如權利要求7所述的主鎖相環PLL設備，其特征在于，進一步包括通用輸入/輸出(GP1)控制器，所述通用輸入/輸出(GP1)控制器可操作以將所述選擇信號發送到所述多路復用器。10.如權利要求1至9中的任一項所述的主鎖相環設備，其特征在于，所述同步定時器產生所述脈沖，所述脈沖對于保證一個或多個所述從設備的正確采樣而言足夠寬的寬度。11.一種從設備，所述從設備能與主鎖相環設備相關聯地操作，且在所述主設備中產生的系統時鐘上運行，包括: 從數控振蕩器，所述從數控振蕩器受從所述主PLL設備獲得的相位和頻率信息控制；以及 副本同步定時器，所述副本同步定時器用于產生副本定時脈沖以準許讀取從所述主PLL設備接收的相位和頻率信息，所述副本同步定時器對從所述主PLL設備接收的定時脈沖作出響應以使得所述副本同步定時器與所述主設備中的所述同步定時器同步。12.如權利要求11所述的從設備，其特征在于，進一步包括外設接口，所述外設接口用于從所述主鎖相環設備接收所述相位和頻率信息。13.如權利要求11所述的從設備，其特征在于，進一步包括邊沿檢測器，所述邊沿檢測器用于檢測從所述主鎖相環設備接收的定時脈沖的邊沿，以定義用于使得所述副本同步定時器與所述主同步定時器同步的對準點。14.一種用于控制一個或多個從設備的方法，所述從設備包括通過主鎖相環設備中的數控振蕩器的輸出控制的數控振蕩器(DCO)，所述方法包括: 由主同步定時器產生所述主設備中的定時脈沖； 使所述副本同步定時器與從所述主設備接收的主定時脈沖同步； 從所述數控振蕩器的所述輸出中讀取相位和頻率信息； 通過外設接口將所述相位和頻率信息傳送到所述一個或多個從設備；以及 基于由所述副本同步定時器產生的定時脈沖更新所述一個或多個從設備處的所述相位和頻率信息。15.如權利要求14所述的方法，其特征在于，所述同步在初始化之際或每當所述主同步定時器中的計數值被改變時發生。16.如權利要求14所述的方法，其特征在于，所述主定時脈沖具有對于保證一個或多個所述從設備的正確采樣而言足夠寬的寬度。17.如權利要求14至16中的任一項所述的方法，其特征在于，所述主鎖相環包括多個鎖相環(PLL)通道，每一鎖相環(PLL)通道都包括DC0，并且所述通道之一被指定為反饋通道，所述方法進一步包括將反饋信號從選定的一個從設備發送到所述反饋通道，以形成精細對準值以供傳送到所述選定的從設備。18.如權利要求17所述的方法，其特征在于，進一步包括基于所述反饋信號更新所述mDCO ο19.如權利要求17所述的方法，其特征在于，基于反饋信號依次選擇所述從設備。20.—種包括如權利要求1所述的主PLL設備和如權利要求11所述的從設備的系統。
【文檔編號】G06F13/42GK106095706SQ201610377102
【公開日】2016年11月9日
【申請日】2016年4月7日
【發明人】K·米特里科, S·米利耶維奇, 王文寶, G·魯薩內紐
【申請人】美高森美半導體無限責任公司