一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法

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一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法
【專利摘要】一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法，本發明涉及低冗余正交拉丁碼擴展方法。本發明是要解決現有存儲器容錯技術需要耗費較多的冗余位及較大的硬件開銷，嚴重影響存儲器性能的問題，而提出的一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法。該方法是通過一、總結正交拉丁碼奇偶校驗矩陣H的構造規則；二、構成新的H’矩陣；步驟三、根據步驟二擴展得到的H’矩陣，通過對32位數據位編碼，獲得相應的碼字C；步驟四、采用大數邏輯譯碼算法糾正錯誤將步驟三得到的碼字C中出現的1～t位的隨機錯誤所對應的碼字C’譯出正確的數據douta等步驟實現的。本發明應用于低冗余正交拉丁碼擴展領域。
【專利說明】
一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法
技術領域
[0001] 本發明涉及低冗余正交拉丁碼擴展方法，特別涉及適用于保護32位存儲器數據的低冗余正交拉丁碼擴展方法。
【背景技術】
[0002] 軟錯誤是造成存儲器失效的主要故障類型之一。應用于航空航天領域的存儲器，在空間中各種高能粒子的輻射下，會受到多種輻射效應影響，其中最主要的是單粒子翻轉效應。當粒子穿過器件時，在其路徑上會產生電子空穴對，在電場的作用下，電荷積累到一定程度，會改變節點電位，翻轉存儲單元的輸出邏輯值，造成電路存儲信息發生錯誤，即軟錯誤。隨著集成電路工藝特征尺寸的不斷縮小，由于電荷共享現象，單個粒子事件可能會造成多個存儲單元發生翻轉，并逐漸占據軟錯誤的主要地位。因此，存儲器抗多單元翻轉加固技術是抗輻射加固領域的一項主要研究內容。
[0003] 錯誤糾正碼是廣泛采用的一種存儲器容錯技術。通過對存儲器本體增加冗余單元、編碼電路和譯碼電路，對所保護數據進行一定的運算來完成容錯功能。針對存儲器多單元翻轉現象，需要采用糾正能力強的多位錯誤糾正碼，但這類碼通常譯碼復雜，需要耗費較大的譯碼電路面積，嚴重影響存儲器的性能。近些年來業界廣泛研究一步大數邏輯可譯碼，典型有差集碼、歐氏幾何碼、正交拉丁碼等，一步大數邏輯譯碼方法可以通過簡單的邏輯判另IJ，消耗很小的譯碼電路面積，糾正多位錯誤，并具有很小的延遲開銷，非常適用于對高速存儲器的保護。在一步大數邏輯可譯碼中，差集碼和歐氏幾何碼可保護的數據寬度較局限，且糾正能力唯一，而正交拉丁碼在該方面具有優勢，可以對不同寬度的數據提供不能程度的保護，可靈活運用于存儲器加固。正交拉丁碼是基于正交拉丁方構造的一類錯誤糾正碼，它對16位、25位、64位等數據提供2位、3位等糾正能力。然而，并沒有直接適用于存儲器常用的32位數據，而是需要對(96,64)碼進行縮減，得到(60,32)碼來對其進行保護，耗費的冗余位較多，硬件開銷也較大。因此，通過對正交拉丁碼的擴展，在保證原有糾正能力的基礎上，設計直接應用于32位存儲器數據的低冗余錯誤糾正碼是非常有必要的。

【發明內容】

[0004] 本發明的目的是為了解決現有存儲器容錯技術需要耗費較多的冗余位及較大的硬件開銷，嚴重影響存儲器性能的問題，而提出的一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法。
[0005] 上述的發明目的是通過以下技術方案實現的：
[0006] 步驟一、總結正交拉丁碼奇偶校驗矩陣Η的構造規則；正交拉丁碼奇偶校驗矩陣Η 的構造規則包括規則1和規則2;
[0007] 其中，規則1為正交拉丁碼Η矩陣中每一位數據都參與2t個冗余位的運算;規則2為最多出現一次矩陣Η中任意兩列中數字1的位置屬于同一行的情況；
[0008] 步驟二、根據規則1和規則2，當t = 2或t = 3時，在數據位為25位的原始的正交拉丁碼Η矩陣的基礎上任意添加7個列向量，擴展成數據位為32位碼；以及在Η矩陣中添加行向量后，構成新的Η'矩陣，使得構成新的Η'矩陣同時滿足規則1和規則2;其中，當t = 2時，在Η矩陣中添加3~8個行向量;當t = 3時，在Η矩陣中添加6~14個行向量；
[0009]步驟三、根據步驟二擴展得到的Η'矩陣，通過對32位數據位編碼，獲得相應的碼字 C = {dl，d2，…，d32，ri，Γ2，…，Γ23}或C= {dl，d2，…，d32，ri，Γ2，…，Γ36};其中，di，d2，…，d32為Η' 矩陣中第1至第32個數據位，ri，r2, 一^23為擴展正交拉丁碼奇偶校驗矩陣的第1至第23個冗余位，或，n，r2，…，r36為擴展正交拉丁碼奇偶校驗矩陣的第1至第36個冗余位；
[0010]步驟四、采用大數邏輯譯碼算法糾正錯誤將步驟三得到的碼字c中出現的1~t位的隨機錯誤所對應的碼字C'譯出正確的數據d?ta。
[0011] 發明效果
[0012] 本發明為了解決目前正交拉丁碼沒有直接應用于32位存儲器數據保護的問題，提出了一種適用于保護32位存儲器數據的低冗余正交拉丁碼擴展方法，既保持原始正交拉丁碼的糾正能力，相較于同尺寸縮短拉丁碼，又具有更低的開銷。
[0013] 本發明所提出的適用于保護32位存儲器數據的低冗余正交拉丁碼擴展方法是以原始保護25位數據的正交拉丁碼的奇偶校驗矩陣為基礎，基于分析拉丁碼構造原則，添加7 個列向量和多個行向量，擴展構造新的奇偶校驗矩陣，該矩陣對應的擴展正交拉丁碼可直接保護32位存儲器數據。使用本發明提出的擴展方法構造的新碼，保持了原有正交拉丁碼的糾正能力，且仍可以采用一步大數邏輯譯碼方法，同時，相比于傳統的縮短拉丁碼，具有更少的冗余位和硬件開銷。相較于傳統的（60,32)碼，本發明提出的（55,32)碼冗余位減少了 17.86%，譯碼器電路面積減少了 11.90%，功耗降低了 7.31%，相應的存儲器加固系統電路面積減少了7.76 %，功耗降低了6.34%。相較于傳統的（68，32)碼，本發明提出的（76，32) 碼冗余位減少了 18.18%，譯碼器電路面積減少了 4.27%，功耗降低了 4.47%，相應的存儲器加固系統電路面積減少了8.82%，功耗降低了4.56%。
【附圖說明】
[0014] 圖1為【具體實施方式】一提出的大數邏輯譯碼算法流程圖。
【具體實施方式】
【具體實施方式】 [0015] 一:本實施方式的一種保護32位存儲器數據的低冗余正交拉丁碼擴展方法，具體是按照以下步驟制備的：
[0016] 步驟一、基于對正交拉丁碼特點的分析，總結正交拉丁碼奇偶校驗矩陣Η的構造規貝1J;正交拉丁碼奇偶校驗矩陣Η的構造規則包括規則1和規則2;
[0017] 其中，規則1為正交拉丁碼Η矩陣中每一位數據都參與2t個冗余位的運算;規則2為最多出現一次矩陣Η中任意兩列中數字1的位置屬于同一行的情況；
[0018] 上述構造規則構造奇偶校驗矩陣Η同上使得正交拉丁碼可采用實現簡單、譯碼快速的一步大數邏輯譯碼方法(規則2)，且具有最優化的一步大數邏輯譯碼器(規則1);
[00?9]步驟二、根據規則1和規則2，當t = 2或t = 3時，在數據位為25位的原始的正交拉丁碼Η矩陣的基礎上任意添加7個列向量，擴展成數據位為32位碼;為保正原有正交拉丁碼的糾正能力，及仍可采用一步大數邏輯譯碼方法，在Η矩陣中添加行向量后，構成新的Η'矩陣，使得構成新的Η'矩陣同時滿足規則1和規則2;由于矩陣越大，帶來的硬件開銷會越大，所以要在保證Η'矩陣同時滿足規則1和規則2的前提下，添加最少數量的行向量；比如基于糾正能力為2位錯誤的（45,25)碼，要構成適用于32位數據的，最少需要添加3個行向量，構成 (55，32)碼，以保證Η'矩陣同時滿足規則1和規則2;其中，當t = 2時，在Η矩陣中添加3~8個行向量;當t = 3時，在Η矩陣中添加6~14個行向量；
[0020]數據位為25位的原始的正交拉丁碼Η矩陣具體為(45,25)正交拉丁碼Η矩陣：
[0022]所得到的新的奇偶校驗矩陣Η'，其對應的擴展正交拉丁碼為(55，32)碼，糾正能力為2位錯誤；
[0023]所述(55,32)擴展正交拉丁碼奇偶校驗矩陣具體為：
[0025] 虛線里是擴展后添加的7個列向量和3個行向量；
[0026] 本實施例所述的適用于保護32位存儲器數據的低冗余正交拉丁碼擴展方法是在基于原始保護25位數據的正交拉丁碼的奇偶校驗矩陣為基礎，添加7個列向量和多個行向量，使得新的奇偶校驗矩陣對應的擴展正交拉丁碼可直接保護32位存儲器數據;使用本發明提出的擴展方法構造的新碼，保持了原有正交拉丁碼的糾正能力，且仍可以采用一步大數邏輯譯碼方法，同時，相比于傳統的縮短拉丁碼，具有更少的冗余位開銷和硬件開銷； [0027]步驟一至步驟二的過程中，以糾正能力為3位錯誤的原始的（55,25)正交拉丁碼為基礎，在其Η矩陣中增加7個列向量和6個行向量;所得到的新的奇偶校驗矩陣Η '，其對應的擴展正交拉丁碼為(68，32)碼，糾正能力為3位錯誤；
[0028]所述的（68，32)擴展正交拉丁碼奇偶校驗矩陣具體為：
[0030] 上述矩陣虛線部分代表的是擴展后添加的矩陣是7個列向量和6個行向量；
[0031] 步驟三、根據步驟二擴展得到的H'矩陣，通過對32位數據位編碼，獲得相應的碼字 C = {dl，d2，…，d32，ri，Γ2，…，Γ23}或C= {dl，d2，…，d32，ri，Γ2，…，?6};其中，dl，d2，…，d32為H' 矩陣中第1至第32個數據位，η， Γ2，···，Γ23為(55,32)擴展正交拉丁碼奇偶校驗矩陣的第1至第23個冗余位，或，^〇廣_^ 36為(68,32)擴展正交拉丁碼奇偶校驗矩陣的第1至第36個冗余位;其中，冗余位ri，r2，···，Γ23或:Γ?，Γ2,…，Γ36的計算方法依據2t個冗余位的運算方法；
[0032] 步驟四、采用大數邏輯譯碼算法（譯碼器）糾正錯誤將步驟三得到的碼字C中出現的1~t位的隨機錯誤所對應的碼字C'譯出正確的數據cU ta如圖1;
[0033] 針對32比特位存儲器數據，比較傳統采用的（60,32)和(76,32)縮短正交拉丁碼與采用本發明所提出的方法構造的（55,32)和(68,32)擴展正交拉丁碼，分析其糾正能力、碼率及硬件綜合結果，說明本發明所提出的方法的優勢：
[0034] 使用Matlab實現采用本發明所提出的方法構造的（55,32)和（68，32)擴展正交拉丁碼的編碼器和譯碼器，在兩個碼的碼字中分別注入所有可能的1至2位、1至3位隨機錯誤進行測試，驗證(55,32)和(68,32)擴展正交拉丁碼是否分別保持了原始正交拉丁碼的2位和3位糾正能力;結果表明，采用本發明所提出的方法構造的（55,32)和(68,32)擴展正交拉丁碼保持了原始正交拉丁碼的糾正能力；
[0035]采用常用來對錯誤糾正碼進行評估的一個指標一一碼率，即數據位長度與碼字長度的比率，來比較傳統采用的(60,32)和(76,32)縮短正交拉丁碼與采用本發明所提出的方法構造的（55,32)和(68,32)擴展正交拉丁碼;通常，碼率越大，表明硬件開銷越小；比較結果如表1所示：
[0036] 表1碼率比較
[0038]從上表可知，采用本發明所提出的方法構造的（55,32)和(68,32)擴展正交拉丁碼具有更尚的碼率；
[0039]使用HDL硬件描述語言分別實現傳統采用的（60,32)和(76,32)縮短正交拉丁碼與采用本發明所提出的方法構造的（55,32)和(68,32)擴展正交拉丁碼的編碼器和譯碼器;并選取TSMC 65nm工藝庫，采用Synopsis Design Compiler對其編碼器、譯碼器和采用上述碼保護的512字存儲器陣列進行以延遲優化為目標的硬件綜合分析，結果如表2至表6所示：

[0050]由表2和表4可知，（55，32)和(68，32)擴展正交拉丁碼編碼器的面積和功耗開銷輕微大于傳統采用的（60,32)和(76,32)縮短正交拉丁碼，這是由于這四種碼的奇偶校驗矩陣重量相等，因此擴展碼編碼器的二輸入異或門數略多于原始碼編碼器;但由于擴展碼需要的冗余位更少，所以擴展碼譯碼器的硬件開銷要小于原始碼譯碼器，且采用擴展碼加固的存儲器開銷明顯小于采用原始碼加固的存儲器，分別如表3、表5和表6所示；因此，由于冗余單元、編碼器譯碼器電路共同決定著硬件開銷，采用本發明所提出的方法構造的（55,32)和 (68,32)擴展正交拉丁碼更適用高速高性能的存儲器應用。
[0051 ]本實施方式效果：
[0052]本實施方式為了解決目前正交拉丁碼沒有直接應用于32位存儲器數據保護的問題，提出了一種適用于保護32位存儲器數據的低冗余正交拉丁碼擴展方法，既保持原始正交拉丁碼的糾正能力，相較于同尺寸縮短拉丁碼，又具有更低的開銷。
[0053]本實施方式所提出的適用于保護32位存儲器數據的低冗余正交拉丁碼擴展方法是以原始保護25位數據的正交拉丁碼的奇偶校驗矩陣為基礎，基于分析拉丁碼構造原則，添加7個列向量和多個行向量，擴展構造新的奇偶校驗矩陣，該矩陣對應的擴展正交拉丁碼可直接保護32位存儲器數據。使用本實施方式提出的擴展方法構造的新碼，保持了原有正交拉丁碼的糾正能力，且仍可以采用一步大數邏輯譯碼方法，同時，相比于傳統的縮短拉丁碼，具有更少的冗余位和硬件開銷。相較于傳統的(60,32)碼，本實施方式提出的（55,32)碼冗余位減少了 17.86%，譯碼器電路面積減少了 11.90%，功耗降低了 7.31%，相應的存儲器加固系統電路面積減少了7.76 %，功耗降低了6.34%。相較于傳統的（68，32)碼，本實施方式提出的（76,32)碼冗余位減少了 18.18%，譯碼器電路面積減少了 4.27%，功耗降低了 4.47%，相應的存儲器加固系統電路面積減少了8.82%，功耗降低了4.56%。
【具體實施方式】 [0054] 二:本實施方式與一不同的是:步驟一所述的每一位數據都參與2t個冗余位的運算具體為：
[0055] = c/a 十 4, ? < ? 4 十之或，;二 4 4 ? 4 4 ? 今
[0056] 其中，ri為冗余位，i = 1，2，…，lOt; t為正交拉丁碼的糾正能力，t = 2，3; i為H矩陣的行數即冗余位個數;da為25位的原始的正交拉丁碼Η矩陣中第a個數據位;db為25位的原始的正交拉丁碼Η矩陣中第b個數據位;dc為25位的原始的正交拉丁碼Η矩陣中第c個數據位;dd 為25位的原始的正交拉丁碼Η矩陣中第d個數據位;de為25位的原始的正交拉丁碼Η矩陣中第e個數據位;d f為25位的原始的正交拉丁碼Η矩陣中第f個數據位；
[0057] 規則1包括t = 2和t = 3兩種情況；（45,25)正交拉丁碼Η矩陣中t = 2,總結其奇偶校驗矩陣Η的構造規則為:每一位數據都參與到4個冗余位的運算；（55，25)正交拉丁碼Η矩陣中t = 3,總結其奇偶校驗矩陣Η的構造規則為:每一位數據都參與到6個冗余位的運算。其它步驟及參數與【具體實施方式】一相同。
[0058]【具體實施方式】三:本實施方式與【具體實施方式】一或二不同的是：步驟二所述在數據位為25位的原始的正交拉丁碼Η矩陣的基礎上任意添加7個列向量具體為：

【具體實施方式】 [0060] 四：本實施方式與一至三之一不同的是：步驟二為保證開銷最低，當t = 2時，所述在正交拉丁碼Η矩陣中添加3、5或6個行向量；當t = 3時，所述在正交拉丁碼Η矩陣中添加6或10個行向量；
[0061] 所述行向量具體為：
[0062]
驟及參數與【具體實施方式】一至三之一相同。
[0063]【具體實施方式】五:本實施方式與【具體實施方式】一至四之一不同的是：步驟四中采用大數邏輯譯碼算法(譯碼器）糾正錯誤將步驟三得到的碼字 r23}中出現1~t位的隨機錯誤所對應的碼字C'譯出正確的數據cUta的具體過程：
[0064] 1)計算校正子Si公式為：
[0065] S, = da '? dh '0 dc '0 dd
[0066]其中，i = l，2，···，23;i為H'矩陣的行數;da'為碼字C'中第a個數據位;db'為碼字C' 中第b個數據位;dc '為碼字C '中第c個數據位;dd '為碼字C '中第d個數據位;de '為碼字C '中第e個數據位;df '碼字C '中第f個數據位；
[0067]若32位的擴展正交拉丁碼H'矩陣中第a個數據位da出現錯誤da'，則d a' = !da，否貝lj，da' = da，a=l，2,…，32;若冗余位ri出現錯誤，則ri' = !ri，否則，若冗余位ri未出現錯誤 ri'=ri;i = i，2,…，23;Γι'為碼字C'中第i個冗余位;所述譯碼器結構如圖1所示;C'為包含隨機錯誤的碼字;c' = {di'，d2'，···，d32'，ri'，Γ2'，…，Γ23' };
[0068] 2)將根據步驟二擴展得到的Η'矩陣中第a個數據位參與計算的2t個校正子51，將Si 輸入到第a個大數邏輯判決器;對于每個大數邏輯判決器的輸入，若2t個校正子31中，Si值為 1的個數大于等于t+Ι個時，則大數邏輯輸出e a= 1;否則Si值為1的個數小于t+Ι個時，大數邏輯輸出ea = 0;其中，a=l，2,…，32;
[0069] 3)隨機錯誤的糾正;根據公式毛_ =毛鉑ea計算得到糾正后的數據位cUta(正確的數據）。其它步驟及參數與【具體實施方式】一至四之一相同。
[0070]
【具體實施方式】六:本實施方式與【具體實施方式】一至五之一不同的是：步驟四中采用大數邏輯譯碼算法(譯碼器）糾正錯誤將步驟三得到的碼字 r36}中出現的1~t位的隨機錯誤所對應的碼字C'譯出正確的數據cUta的具體過程：
[0071] 1)計算校正子Si，公式為：
[0072] S, = dadh '? d。ddr/ 或 S,二 db'? d語 ddde'? df
[0073] 其中，i = l，2,+ 為H'矩陣的行數即冗余位的個數;da'為碼字C'中第a個數據位;4 '為碼字C '中第b個數據位;dc '為碼字C '中第c個數據位;dd '為碼字C '中第d個數據位;de '為碼字C '中第e個數據位;df '碼字C '中第f個數據位；
[0074] 若32位的擴展正交拉丁碼Η'矩陣中第a個數據位da出現錯誤da'，則da' = !da，否貝lj，da' = da，a=l，2,…，32;若冗余位ri出現錯誤，則ri' = !ri，否則，若冗余位ri未出現錯誤 Γι'=ΓιΑ'為碼字C'中第a個數據位，Γι'為碼字C'中第i個冗余位;所述譯碼器結構如圖1 所示;C'為包含隨機錯誤的碼字;C' = {cU'，d2'，···，d32'，n'，r2'，···，Γ36'};
[0075] 2)將根據步驟二擴展得到的H'矩陣中第a個數據位參與計算的2t個校正子51，將Si 輸入到第a個大數邏輯判決器;對于每個大數邏輯判決器的輸入，若2t個校正子31中，Si值為 1的個數大于等于t+Ι個時，則大數邏輯輸出ea= 1;否則Si值為1的個數小于t+Ι個時，大數邏輯輸出ea = 0;其中，a=l，2,…，32，
[0076] 3)隨機錯誤的糾正;根據公式ea計算得到糾正后的數據位(正確的數據)d?ta。其它步驟及參數與【具體實施方式】一至五之一相同。
【主權項】
1. 一種保護32位存儲器數據的低冗余正交拉下碼擴展方法，其特征在于，該方法具體是按照W下步驟進行的：步驟一、總結正交拉下碼奇偶校驗矩陣Η的構造規則；正交拉下碼奇偶校驗矩陣Η的構造規則包括規則1和規則2; 其中，規則1為正交拉下碼Η矩陣中每一位數據都參與2t個冗余位的運算;規則2為最多出現一次矩陣Η中任意兩列中數字1的位置屬于同一行的情況；步驟二、根據規則1和規則2,當t = 2或t = 3時，在數據位為25位的原始的正交拉下碼Η 矩陣的基礎上任意添加7個列向量，擴展成數據位為32位碼；W及在Η矩陣中添加行向量后，構成新的Η'矩陣，使得構成新的Η'矩陣同時滿足規則1和規則2;其中，當t = 2時，在Η矩陣中添加3~8個行向量;當t = 3時，在Η矩陣中添加6~14個行向量；步驟Ξ、根據步驟二擴展得到的Η'矩陣，通過對32位數據位編碼，獲得相應的碼字C = (dl ,d2 , ,d32 ,ri ,Γ2 , ,Γ23}或C= {dl ,d2 , , d32 ,ri ,Γ2 , ,Γ36};其中，山，cb , ,d32 為 Η' 矩陣中第1至第32個數據位，η，η，···，r23為擴展正交拉下碼奇偶校驗矩陣的第1至第23個冗余位，或，ri，η，…，〇6為擴展正交拉下碼奇偶校驗矩陣的第1至第36個冗余位；步驟四、采用大數邏輯譯碼算法糾正錯誤將步驟Ξ得到的碼字C中出現的1~t位的隨機錯誤所對應的碼字C '譯出正確的數據cUta。2. 根據權利要求1所述一種保護32位存儲器數據的低冗余正交拉下碼擴展方法，其特征在于:步驟一所述的每一位數據都參與2t個冗余位的運算具體為：其中，ri為冗余位，i = l，2,…，1化；t為正交拉下碼的糾正能力，t = 2,3;i為Η矩陣的行數即冗余位個數;da為25位的原始的正交拉下碼Η矩陣中第a個數據位;db為25位的原始的正交拉下碼Η矩陣中第b個數據位;山為25位的原始的正交拉下碼Η矩陣中第C個數據位;dd為25 位的原始的正交拉下碼Η矩陣中第d個數據位;de為25位的原始的正交拉下碼Η矩陣中第e個數據位;df為化位的原始的正交拉下碼Η矩陣中第f個數據位。3. 根據權利要求1所述一種保護32位存儲器數據的低冗余正交拉下碼擴展方法，其特征在于:步驟二中當t = 2時，在正交拉下碼Η矩陣中添加3、5或6個行向量。4. 根據權利要求1所述一種保護32位存儲器數據的低冗余正交拉下碼擴展方法，其特征在于:步驟二中當t = 3時，在正交拉下碼Η矩陣中添加6或10個行向量。5. 根據權利要求1所述一種保護32位存儲器數據的低冗余正交拉下碼擴展方法，其特征在于:步驟四中采用大數邏輯譯碼算法糾正錯誤將步驟Ξ得到的碼字C={dl，d2，-'，d32， ri，η，…，腳}中出現1~t位的隨機錯誤所對應的碼字C'譯出正確的數據山uta的具體過程： 1) 計算校正子Si公式為：其中，i = 1，2，…，23; d。/為碼字C '中第a個數據位;山/為碼字C '中第b個數據位;dc/為碼字C '中第C個數據位;d/為碼字C '中第d個數據位;d/為碼字C '中第e個數據位;d/碼字 C'中第f個數據位；? = 1，2，···，23;η'為碼字C'中第i個冗余位;C'為包含隨機錯誤的碼字； C ' = {山 '，d2 '，...，d32 '，ri '，Γ2 '，...，Γ23 ' }; 2) 將根據步驟二擴展得到的Η'矩陣中第a個數據位參與計算的2t個校正子Si，將Si輸入到第a個大數邏輯判決器;若2t個校正子S沖，Si值為1的個數大于等于t+1個時，貝IJ大數邏輯輸出ea= 1;否則Si值為1的個數小于t+1個時，大數邏輯輸出ea = 0;其中，曰=1，2,…，32; 3)隨機錯誤的糾正;根據公式 <,,,。=或'貨6。計算得到糾正后的數據位dcuta。6.根據權利要求1所述一種保護32位存儲器數據的低冗余正交拉下碼擴展方法，其特征在于:步驟四中采用大數邏輯譯碼算法糾正錯誤將步驟Ξ得到的碼字C={dl，d2，-'，d32， Γ?，η，···，Γ36}中出現的1~t位的隨機錯誤所對應的碼字C'譯出正確的數據cUta的具體過程： 1) 計算校正子Si，公式為：中，1 = 1，2，-，，36;1為山矩陣的行數即冗余位的個數;(13/為碼字(：'中第3個數據位;山/為碼字C'中第b個數據位;dc/為碼字C'中第C個數據位;d/為碼字C'中第d個數據位;d/為碼字 C '中第e個數據位;d/碼字C '中第f個數據位； da'為碼字C'中第a個數據位，ri'為碼字C'中第i個冗余位;C'為包含隨機錯誤的碼字； C' = {山'，d2'，...，d32'，ri'，Γ2'，...，Γ36' }; 2) 將根據步驟二擴展得到的Η'矩陣中第a個數據位參與計算的2t個校正子Si,將Si輸入到第a個大數邏輯判決器;若2t個校正子S沖，Si值為1的個數大于等于t+1個時，貝1J大數邏輯輸出ea= 1;否則Si值為1的個數小于t+1個時，大數邏輯輸出ea = 0;其中，曰=1，2,…，32， 3) 隨機錯誤的糾正:根據公式式W。= e。計算得到糾正后的數據位dcuta。
【文檔編號】G06F11/10GK106095610SQ201610393856
【公開日】2016年11月9日
【申請日】2016年6月6日公開號201610393856.9, CN 106095610 A, CN 106095610A, CN 201610393856, CN-A-106095610, CN106095610 A, CN106095610A, CN201610393856, CN201610393856.9
【發明人】肖立伊, 柳姍姍, 李杰, 齊春華, 曹雪兵, 張榮生, 李林哲
【申請人】哈爾濱工業大學

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