半導體集成電路裝置及電子設備、電路的控制方法

半導體集成電路裝置及電子設備、電路的控制方法
【專利摘要】本發明提供一種半導體集成電路裝置及電子設備、電路的控制方法。所述半導體集成電路裝置具備：串行信號輸入端子，其被輸入指令；控制信號輸入端子，其被輸入控制信號；電路塊，其在所述控制信號被激活的情況下，對自身是否通過在所述指令中所包含的識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，實施通過所述指令而被指定的動作。
【專利說明】
半導體集成電路裝置及電子設備、電路的控制方法
技術領域
[0001]本發明涉及一種內置有串行地輸入數據的串行接口電路的半導體集成電路裝置(1C)，并且還涉及一種使用了這種半導體集成電路裝置的電子設備等。
技術背景
[0002]例如，在對被內置于半導體集成電路裝置中的儲存器等裝置進行測試，或者向被內置于半導體集成電路裝置中的非易失性儲存器寫入數據時，為了用較少的輸入端子來向半導體集成電路裝置輸入數據，而使用了串行接口電路。
[0003]—直以來，被連接于半導體集成電路裝置的輸入端子的串行接口控制電路基于從外部供給的串行信號，而實施被內置于半導體集成電路裝置中的各個宏(具有特定的功能的電路塊)的選擇以及外部與宏(macro)之間的通信的控制。
[0004]在該種情況下，串行接口控制電路需要始終掌握通信的狀態，以恰當地實施串行接口動作的控制。因此，在對半導體集成電路裝置進行設計時，需要預先規定外部與宏之間的串行通信的規范，并基于此來對串行接口控制電路進行設計。但是，在針對每個宏而實施特殊的控制的情況下，存在串行接口控制電路變得復雜從而使設計變得困難，串行通信的時間也會變長等問題。
[0005]作為關聯的技術，在專利文獻I中，公開了高效且高精度地對被搭載于嵌入式儲存器邏輯集成電路等中的多個DRAM宏單元等進行測試的技術。該半導體集成電路裝置搭載有分別具有測試電路的多個宏單元，所述測試電路對被賦予給對應的宏單元的識別號進行識另IJ，并且通過指定識別號從而能夠選擇性地實施針對所對應的宏單元的功能試驗。
[0006]但是，專利文件I的發明以相同的多個宏單元為前提，各宏單元基于共通的接口規范而實施通信。因此，如果宏單元不同則需要重新設計邏輯部(串行接口控制電路)。此外，并沒有設想針對多個宏單元中的每個宏單元實施不同的控制的情況。
[0007]此外，在專利文獻2中公開了一種能夠容易在短時間內可靠地實施內置的宏單元的觀測的半導體集成電路。該半導體集成電路具備:多個宏單元;輸入輸出部，其與外部端子之間實施由預定的位數構成的測試用數據的輸入，并且向外部端子輸出從宏單元讀取的輸出數據，該半導體集成電路還針對每個宏單元而具備測試專用電路(例如移位寄存器)，所述測試專用電路將從輸入輸出部輸入的測試用數據向宏單元供給，并將從宏單元輸出的輸出用數據向輸入輸出部傳送。
[0008]但是，在專利文獻2的半導體集成電路中，多個宏單元的輸入端子或輸出端子被串聯，每次與外部之間實施通信時，數據都會經由所有的輸入端子或輸出端子。因此，配線圖案會變長。此外，由于需要考慮到通信對象外的宏單元的狀態而向作為通信對象的宏單元供給數據，因此宏單元的控制變得復雜。
[0009]專利文獻1:日本特開2001-101900號公報(權利要求1、圖5)。
[0010]專利文獻2:日本特開平8-254570號公報(權利要求1、圖1)。

【發明內容】

[0011]在此，鑒于上述的點，本發明的第一目的在于，能夠在無需對被包括在半導體集成電路中的各個電路塊進行復雜的控制的條件下，高效地與外部之間實施串行接口動作。此夕卜，本發明的第二目的在于，提供一種使用了這種半導體集成電路裝置的電子設備等。
[0012]本發明的一種觀點所涉及的半導體集成電路裝置具備:串行信號輸入端子，其被輸入指令;控制信號輸入端子，其被輸入控制信號；電路塊，其在所述控制信號被激活的情況下，對自身是否通過在所述指令中所包含的識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，實施通過所述指令而被指定的動作。
[0013]本發明的其他觀點所涉及的半導體集成電路裝置具備:電路塊，其在使能信號被激活時將忙信號設為激活，并且在使能信號被激活時，對自身是否通過在被輸入至串行信號輸入端子的指令中所包含的識別碼而被選擇進行判斷，在判斷為自身通過識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內維持忙信號的激活，并且實施通過指令而被指定的動作;控制電路，其在控制信號被激活時將使能信號設為激活，并且在忙信號被無效時將使能信號設為無效。
[0014]此外，本發明的其他觀點所涉及的半導體集成電路裝置具備:電路塊，其在使能信號被激活時，對自身是否通過在被輸入至串行信號輸入端子的指令中所包含的識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將忙信號設為激活，并且實施通過指令而被指定的動作;控制電路，其在控制信號被激活時將使能信號設為激活，并且在忙信號被無效時將使能信號設為無效。
[0015]根據本發明的觀點，由于只需根據從電路塊輸出的忙信號而對串行接口動作進行控制即可，因此無需在整個半導體集成電路裝置中整合串行通信的規范。因此，能夠在無需對各個電路塊實施復雜的控制的條件下，高效地與外部之間實施串行接口動作。此外，由于能夠針對各個電路塊而獨立地設定最佳的串行通信的規范，因此也能夠進行特殊的控制。而且，由于能夠將串行信號的長度設為所必需的最小限度，因此能夠縮短串行通信的時間。
[0016]也可以采用如下的方式，S卩，電路塊在判斷為通過識別碼而被選擇了的情況下，在一系列的串行信號被輸入的期間經過之后將忙信號設為無效。在該種情況下，與半導體集成電路裝置實施通信的外部電路能夠確認電路塊已經獲取了一系列的串行信號的情況，并迅速地向邏輯電路或其他的電路塊的控制轉移。
[0017]或者，也可以采用如下的方式，S卩，電路塊在判斷為通過識別碼而被選擇了的情況下，在通過指令而被指定的動作結束之后將忙信號設為無效。在該種情況下，與半導體集成電路裝置實施通信的外部電路能夠確認電路塊已結束了動作的情況，并使該電路塊實施下一個動作。
[0018]或者，也可以采用如下的方式，S卩，電路塊在判斷為通過識別碼而被選擇了的情況下，在使能信號被激活時，對自身是否通過在被輸入至串行信號輸入端子的第二指令中所包含的第二識別碼而被選擇進行判斷，在判斷為未通過第二識別碼而被選擇的情況下，將忙信號設為無效。在該種情況下，與半導體集成電路裝置實施通信的外部電路能夠將地址、數據向同一電路塊反復發送。
[0019]也可以采用如下的方式，S卩，半導體集成電路裝置具備多個電路塊，多個電路塊在各自的使能信號被激活時，對是否通過識別碼而被選擇進行判斷，在判斷為通過識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將各自的忙信號設為激活，并且實施通過指令而被指定的動作，控制電路在多個電路塊內的任意一個電路塊將忙信號設為激活時，將向其他的電路塊供給的使能信號設為無效。在該種情況下，能夠使未被選擇的電路塊的動作停止。
[0020]此外，也可以采用如下的方式，S卩，控制電路在通常動作模式下不會檢測到控制信號的激活。在該種情況下，能夠防止在通常動作模式下，半導體集成電路裝置錯誤地轉變為實施電路塊的測試的測試模式的情況。
[0021]例如，也可以采用如下的方式，S卩，半導體集成電路裝置還具備控制信號生成電路，所述控制信號生成電路在被施加于信號輸入端子上的電位與高電位側的電源電位之差大于預定的值，或者低電位側的電源電位與被施加于信號輸入端子上的電位之差大于預定的值時，將控制信號設為激活。在此情況下，即使不新設控制信號輸入端子，僅通過對被施加于現有的信號輸入端子上的電位進行控制，便能夠使半導體集成電路裝置轉變為測試模式。
[0022]或者，也可以采用如下的方式，S卩，半導體集成電路裝置還具備控制信號生成電路，所述控制信號生成電路在所施加的電源電壓大于預定的值時，將控制信號設為激活。在該種情況下，即使不新設控制信號輸入端子，僅通過對電源電壓進行控制，便能夠使半導體集成電路裝置轉變為測試模式。
[0023]而且，本發明的一種觀點所涉及的電子設備具備上述任意的半導體集成電路裝置。由此，能夠提供一種使內置于半導體集成電路裝置中的電路塊的串行接口動作的控制較為容易的電子設備。
[0024]而且，本發明的一種觀點所涉及的電路的控制方法中，在所輸入的控制信號被激活的情況下，對電路自身是否通過在所輸入的指令中所包含的識別碼而被選擇進行判斷，在判斷為電路自身通過所述識別碼而被選擇了的情況下，實施通過所述指令而被指定的動作。
【附圖說明】
[0025]圖1為表示本發明的第一實施方式所涉及的半導體集成電路裝置的一部分的結構例的圖。
[0026]圖2為表示圖1所示的半導體集成電路裝置的動作例的時序圖。
[0027 ]圖3為表示本發明的第二實施方式中的串行I /F電路的結構例的電路圖。
[0028]圖4為表不圖3所不的串彳丁I/F電路的動作例的時序圖。
[0029]圖5為表示本發明的第三實施方式所涉及的半導體集成電路裝置的結構例的電路圖。
[0030]圖6為表示圖5所示的半導體集成電路裝置的第一動作例的時序圖。
[0031]圖7為表示圖5所示的半導體集成電路裝置的第一動作例的流程圖。
[0032]圖8為表示第一動作例中的串行信號與動作內容之間的關系的圖。
[0033]圖9為表示圖5所示的半導體集成電路裝置的第二動作例的時序圖。
[0034]圖10為表示圖5所示的半導體集成電路裝置的第二動作例的流程圖。
[0035]圖11為表示第二動作例中的串行信號與動作內容之間的關系的圖。
[0036]圖12為表示控制信號生成電路的第一示例的電路圖。
[0037]圖13為用于對圖12所示的控制信號生成電路的動作進行說明的圖。
[0038]圖14為表示控制信號生成電路的第二示例的電路圖。
[0039]圖15為用于對圖14所示的控制信號生成電路的動作進行說明的圖。
[0040]圖16為表示控制信號生成電路的第三示例的電路圖。
[0041]圖17為用于對圖16所示的控制信號生成電路的動作進行說明的圖。
[0042]圖18為表示本發明的一個實施方式所涉及的電子設備的結構例的圖。
【具體實施方式】
[0043]以下，參照附圖對本發明的實施方式進行詳細說明。另外，對同一結構要素標記同一參照符號，并省略重復的說明。
[0044]第一實施方式
[0045]圖1為表示本發明的第一實施方式所涉及的半導體集成電路裝置的一部分的結構例的圖。如圖1所示，半導體集成電路裝置包括串行I/F(接口)控制電路(在以下，也簡稱為“控制電路”)10、邏輯電路20、作為具有特定的功能的電路塊的宏31、選擇電路40 ο此外，半導體集成電路裝置具有復位信號輸入端子(焊盤)P1、串行信號輸入端子P2、時鐘信號輸入端子P3、數據輸出端子P4，還可以具有控制信號輸入端子P5。
[0046]例如，控制電路10包括單側反相輸入的OR(或)電路11』勵1?(同或)電路12、勵1?(或非)電路13。控制電路10根據串行接口控制信號(在以下，也簡稱為“控制信號”)，而單獨地對半導體集成電路裝置的內部電路與IC測試器等外部電路之間的串行接口動作進行控制。控制信號從外部電路向控制信號輸入端子P5被供給，或者在半導體集成電路裝置內被生成。
[0047]邏輯電路20例如通過組合電路或時序電路而被構成，并且針對所輸入的串行信號(串行數據)實施邏輯運算，并將由此而得到的數據輸出。此外，宏31包括串行I/F(接口)電路3、儲存器I等功能裝置。在以下，作為一個示例，對功能裝置為非易失性存儲器的情況進行說明。在串行I/F電路3與存儲器I之間傳輸并行信號。
[0048]串行信號輸入端子P2被輸入向邏輯電路20供給的串行數據或者向宏31供給的串行信號。在該示例中，向宏31供給的串行信號包括:包含識別碼的8位的指令;8位的地址;和8位的數據。
[0049]邏輯電路20以及宏31在從外部電路輸入至復位信號輸入端子Pl的復位信號被激活為低電平的期間內被復位。此時，宏31的串行I/F電路3將忙信號BSYl無效為低電平。當復位信號被無效為高電平時，邏輯電路20以及宏31的復位將被解除。
[0050]在控制信號以及忙信號BSYl被無效為低電平時，控制電路10將向邏輯電路20供給的使能信號ENO激活為高電平，并且將向宏31供給的使能信號ENl無效為低電平。由此，半導體集成電路裝置被設定為通常動作模式。
[0051 ] 例如，在控制電路1中，NOR電路13的第一輸入端子被輸入低電平的忙信號BSYl，并且NOR電路13的第二輸入端子被輸入低電平的控制信號，從而NOR電路13輸出高電平的使能信號ENO。此外，OR電路11的反相輸入端子被輸入低電平的控制信號，從而OR電路11輸出高電平的信號。由于忙信號BSYl為低電平，因此ENOR電路12輸出低電平的使能信號ENl。
[0052]在此狀態下，宏31停止動作，而邏輯電路20根據從外部電路分別輸入至串行信號輸入端子P2以及時鐘信號輸入端子P3的串行數據以及時鐘信號而進行動作。由于忙信號BSYl被無效，因此選擇電路40將從邏輯電路20輸出的數據向數據輸出端子P4供給。
[0053]在控制信號被激活為高電平時，控制電路10將向邏輯電路20供給的使能信號ENO無效為低電平，且將向宏31供給的使能信號ENl激活為高電平。由此，半導體集成電路裝置轉變為測試模式。
[0054]例如，在控制電路1中，NOR電路13的第二輸入端子被輸入高電平的控制信號，從而NOR電路13輸出低電平的使能信號ENO ο此外，OR電路11的反相輸入端子被輸入高電平的控制信號，并且OR電路11的非反相輸入端子被輸入低電平的忙信號BSYl，從而OR電路11輸出低電平的信號。因此，ENOR電路12輸出高電平的使能信號ENl。
[0055]在此狀態下，邏輯電路20停止動作，而宏31將忙信號BSYl激活為高電平，從而轉變為串行信號的待機模式。如果串行信號從外部電路輸入至串行信號輸入端子P2，則在使能信號ENl被激活時，宏31對是否通過在被輸入至串行信號輸入端子P2的指令中所包含的識別碼而被選擇進行判斷。
[0056]宏31在判斷為通過識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內維持忙信號BSYl的激活，且實施通過指令而被指定的動作。由此，能夠實施儲存器I的測試、數據向儲存器I的寫入。由于忙信號BSYl被激活，因此選擇電路40將從宏31輸出的數據向數據輸出端子P4供給。另一方面，宏31在判斷為未通過識別碼而被選擇的情況下，將忙信號BSYl無效為低電平并停止動作。
[0057]例如，在宏31中，串行I/F電路3在使能信號ENl被激活時將忙信號BSYl設為激活。此外，在儲存器I的儲存區域的一部分中存儲有被分配給宏31的識別碼。串行I/F電路3通過對在從外部電路輸入至串行信號輸入端子P2的指令中所包含的識別碼與被儲存在儲存器I中的識別碼進行比較，從而對宏31是否通過在指令中所包含的識別碼而被選擇進行判斷。由此，僅被選擇的宏能夠實施通過指令而被指定的動作。
[0058]串行I/F電路3在判斷為宏31被選擇了的情況下，根據在被輸入至串行信號輸入端子P2的一系列的串行信號中所包含的指令、地址或數據，以及被輸入至時鐘信號輸入端子P3的時鐘信號，而使儲存器I進行動作。
[0059]例如，在指令為寫入命令的情況下，串行I/F電路3向儲存器I中通過8位的地址而被指定的一組存儲器單元寫入8位的數據。或者，在指令為讀取命令的情況下，串行I/F電路3從儲存器I中通過8位的地址而被指定的一組儲存器單元中讀取8位的數據。
[0060]即使在忙信號BSYl被激活之后，控制信號被無效為低電平，控制電路10在忙信號BSYl被激活的期間內也會令使能信號ENl的激活繼續。例如，在控制電路10中，N0R電路13的第一輸入端子被輸入高電平的忙信號BSYl，從而NOR電路13輸出低電平的使能信號ENOt^b夕卜，OR電路11的非反相輸入端子被輸入高電平的忙信號BSYl，從而OR電路11輸出高電平的信號。因此，ENOR電路12輸出高電平的使能信號ENl。
[0061]在判斷為宏31被選擇了的情況下，串行I/F電路3可以在一系列的串行信號被輸入的期間經過之后將忙信號BSYl設為無效。在此情況下，外部電路能夠確認宏31已經獲取了一系列的串行信號的情況，并迅速地向邏輯電路20或其他宏的控制轉移。或者，串行I/F電路3也可以在通過指令而被指定的動作結束之后將忙信號BSYl設為無效。在此情況下，外部電路能夠確認宏31已結束了動作的情況，并使宏31實施下一個動作。
[0062]或者，也可以采用如下的方式，S卩，串行I/F電路3在使能信號ENl被激活時，對宏31是否通過在從外部電路輸入至串行信號輸入端子P2的第二指令中所包含的第二識別碼而被選擇進行判斷，在判斷為宏31未通過第二識別碼而被選擇的情況下，將忙信號BSYl設為無效。在該情況下，外部電路能夠向同一宏反復發送地址、數據。
[0063]控制電路10在忙信號BSYl被無效時，將向邏輯電路20供給的使能信號ENO激活為高電平，且將向宏31供給的使能信號ENl無效為低電平。由此，半導體集成電路裝置返回至通常動作模式。
[0064]例如，在控制電路10中，N0R電路13的第一輸入端子被輸入低電平的忙信號BSYl，且NOR電路13的第二輸入端子被輸入低電平的控制信號，從而NOR電路13輸出高電平的使能信號ENO。此外，OR電路11的反相輸入端子被輸入低電平的控制信號，從而OR電路11輸出高電平的信號。由于忙信號BSYl為低電平，因此ENOR電路12輸出低電平的使能信號ENl。
[0065]第一實施方式的動作例
[0066]圖2為表示圖1所示的半導體集成電路裝置的動作例的時序圖。如圖2所示，在剛剛接通電源之后，復位信號被激活為低電平，從而向邏輯電路20供給的使能信號ENO被激活為高電平，且向宏31供給的使能信號ENl被無效為低電平。當復位被解除時，邏輯電路20將根據從外部電路輸入的串行數據以及時鐘信號而進行動作(通常動作模式)。
[0067]之后，當控制信號被激活為高電平時，控制電路10將向邏輯電路20供給的使能信號ENO無效為低電平，且將向宏31供給的使能信號ENl激活為高電平。由此，宏31的串行I/F電路3將忙信號BSYl激活為高電平。控制信號在忙信號BSYl被激活之后被無效。
[0068]串行I/F電路3在判斷為宏3通過在從外部電路輸入的指令Cl[7:0]中的識別碼而被選擇了的情況下，根據指令Cl[7:0]、地址W[7:0]或數據DI[7:0]以及時鐘信號，而使儲存器I進行動作。
[0069]例如，在指令CI[ 7:0 ]為寫入命令的情況下，串行I/F電路3向儲存器I中通過地址W[7:0]而被指定的一組儲存器單元寫入數據DI[7:0]。或者，在指令Cl[7:0]為讀取命令的情況下，串行I/F電路3從儲存器I中通過地址W[7:0]而被指定的一組儲存器單元中讀取8位的數據。
[0070]串行I/F電路3在使能信號ENl被激活時，對宏31是否通過在從外部電路輸入的第二指令C2[7:0]中所包含的第二識別碼而被選擇進行判斷，在判斷為宏31未被選擇的情況下，將忙信號BSYl設為無效。
[0071]控制電路10在忙信號BSYl被無效時，將向邏輯電路20供給的使能信號ENO激活為高電平，且將向宏31供給的使能信號ENl無效為低電平。由此，邏輯電路20根據從外部電路輸入的串行數據以及時鐘信號而進行動作(通常動作模式)。
[0072]根據本實施方式，由于只需基于從宏31輸出的忙信號BSYl而對串行接口動作進行控制即可，因此無需在整個半導體集成電路裝置中整合串行通信的規范。因此，能夠在無需對各個宏進行復雜的控制的條件下，高效地與外部之間實施串行接口動作。此外，由于能夠針對各個宏而獨立地設定最佳的串行通信的規范，因此也能夠進行特殊的控制。而且，由于能夠將串行信號的長度設為所必需的最小限度，因此能夠縮短串行通信的時間。
[0073]第二實施方式
[0074]圖3為表示本發明的第二實施方式所涉及的半導體集成電路裝置中的串行I/F電路的一部分的結構例的電路圖。此外，圖4為表示圖3所示的串行I / F電路的動作例的時序圖。
[0075]在第二實施方式中，宏31(圖1)并不是響應使能信號ENl的激活而將忙信號BSYl設為激活，而是在判斷為通過在被輸入至串行信號輸入端子P2的指令中所包含的識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將忙信號BSYl設為激活。除此以外的點，第二實施方式與第一實施方式相同。
[0076]圖3所示的串行I/F電路3a包括AND(與)電路51?53、觸發器54以及55、EN0R電路56?58、單側反相輸入的AND電路61?63、逆變器64?66。而且，串行I/F電路3a還包括指令鎖存用的觸發器FlO?F19、地址鎖存用的觸發器F20?F29和數據鎖存用的觸發器F30?F39。
[0077]復位狀態
[0078]向AND電路51的第一輸入端子輸入觸發器55的輸出信號，并向AND電路51的第二輸入端子輸入復位信號。因此，AND電路51在復位信號被激活為低電平時，將低電平的輸出信號向觸發器54的反相復位端子XR輸出。由此，觸發器54被復位，并將串行使能信號SEN無效為低電平。低電平的串行使能信號SEN被施加在觸發器55的反相置位端子XS上，從而觸發器55被置位并輸出高電平的輸出信號。
[0079]向AND電路61的非反相輸入端子輸入低電平的串行使能信號SEN，并向AND電路61的反相輸入端子輸入數據結束信號Dend。因此，AND電路61將指令使能信號CEN無效為低電平。低電平的指令使能信號CEN被施加于觸發器FlO的反相置位端子XS以及觸發器Fll?F19的反相復位端子XR。由此，觸發器FlO被置位，并輸出高電平的信號(指令的初始值)。此外，觸發器Fll?F19被復位，從而指令結束信號Cend被無效為低電平。因此，忙信號BSYl也被無效為低電平。
[0080]低電平的指令結束信號Cend被施加于觸發器F20的反相置位端子XS以及觸發器F21?F29的反相復位端子XR。由此，觸發器F20被置位，并輸出高電平的信號(地址的初期值)。此外，觸發器F21?F29被復位，從而地址結束信號Wend被無效為低電平。
[0081]低電平的地址結束信號Wend被施加于觸發器F30的反相置位端子XS以及觸發器F31?F39的反相復位端子XR。由此，觸發器F30被置位，并輸出高電平的信號(數據的初期值)。此外，觸發器F31?F39被復位，從而數據結束信號Dend被無效為低電平。
[0082]向AND電路62的非反相輸入端子輸入時鐘信號，并向AND電路62的反相輸入端子輸入低電平的指令結束信號Cend。因此，AND電路62輸出時鐘信號。向AND電路63的非反相輸入端子輸入時鐘信號，并向AND電路63的反相輸入端子輸入低電平的地址結束信號Wend。因此，AND電路63輸出時鐘信號。
[0083]指令的鎖存
[0084]由于當復位信號被無效為高電平時，AND電路51的輸出信號成為高電平，因此觸發器54的復位被解除。由于觸發器54的數據輸入端子D被輸入高電平的電位VH，因此當使能信號ENl被激活為高電平時，觸發器54將串行使能信號SEN激活為高電平。由此，觸發器55的置位被解除，并且AND電路61將指令使能信號CEN激活為高電平。
[0085]因此，觸發器FlO的置位被解除，并且觸發器Fll?F19的復位被解除。觸發器FlO?Fl 8與時鐘信號的上升沿同步地依次對指令C [7:0]進行鎖存。在指令使能信號CEN被激活為高電平之后，于時鐘信號的第八個脈沖的上升沿的定時，觸發器FlO?F17分別對指令C[0]?C[7]進行鎖存，觸發器F18對高電平的信號(指令的初始值)進行鎖存。觸發器F19在指令使能信號CEN被激活為高電平之后，于時鐘信號的第八個脈沖的下降沿的定時，將指令結束信號Cend激活為高電平。因此，AND電路62的輸出信號變為低電平。
[0086]在此，指令C[5]?C[7]相當于用于選擇宏的識別碼。此外，在儲存器1(圖1)中儲存有被分配給宏31的識別碼S5?S7AN0R電路56?58將指令C[5]?C[7]分別與識別碼S5?S7進行比較，若兩者一致，則將表示比較結果的信號設為高電平，若兩者不一致，則將表示比較結果的信號設為低電平。AND電路53在所有的表示比較結果的信號為高電平時，將選擇信號SEL激活為高電平。觸發器55在指令結束信號Cend被激活為高電平的定時，對選擇信號SEL進行鎖存。
[0087]向AND電路52的第一輸入端子輸入被觸發器55鎖存的選擇信號SEL，并向AND電路52的第二輸入端子輸入指令結束信號Cend。因此，AND電路52在被觸發器55鎖存的選擇信號SEL以及指令結束信號Cend被激活為高電平時，將忙信號BSYl激活為高電平。另外，在被觸發器55鎖存的選擇信號SEL為低電平的情況下，忙信號BSYl不被激活。
[0088]地址的鎖存
[0089]由于指令結束信號Cend被激活為高電平，從而觸發器F20的置位被解除，并且觸發器F21?F29的復位被解除。觸發器F20?F28與時鐘信號的上升沿同步地依次對地址W[7:0]進行鎖存。
[0090]在指令結束信號Cend被激活為高電平之后，于時鐘信號的第八個脈沖的上升沿的定時，觸發器F20?F27分別對地址W[0]?W[7]進行鎖存，并且觸發器28對高電平的信號(地址的初始值)進行鎖存。觸發器29在指令結束信號Cend被激活為高電平之后，于時鐘信號的第八個脈沖的下降沿的定時，將地址結束信號Wend激活為高電平。因此，AND電路63的輸出信號變為低電平。
[0091]數據的鎖存
[0092]由于地址結束信號Wend被激活為高電平，從而觸發器F30的置位被解除，并且觸發器F31?F39的復位被解除。觸發器F30?F38與時鐘信號的上升沿同步地依次對數據DI [ 7:O]進行鎖存。
[0093]地址結束信號Wend被激活為高電平之后，于時鐘信號的第八個脈沖的上升沿的定時，觸發器F30?F37分別對數據DI[0]?DI[7]進行鎖存，觸發器38對高電平的信號(數據的初始值)進行鎖存。觸發器39在地址結束信號Wend被激活為高電平之后，于時鐘信號的第八個脈沖的下降沿的定時，將數據結束信號Dend激活為高電平。因此，AND電路61將指令使能信號CEN無效為低電平。
[0094]此外，串行I/F電路3a使存儲器I (圖1)進行動作。例如，串行I /F電路3a向存儲器I中通過地址W[7:0]而被指定的一組儲存器單元寫入數據DI[7:0]。而且，觸發器F19被復位，從而將指令結束信號Cend無效為低電平。由此，忙信號BSY1、地址結束信號Wend以及數據結束信號Dend也被無效為低電平。此外，由于忙信號BSYl被無效，從而控制電路10(圖1)將使能信號ENl無效為低電平。
[0095]第二實施方式也能夠取得與第一實施方式相同的效果。此外，根據第二實施方式，由于即使在半導體集成電路裝置包括多個宏的情況下，多個忙信號也不會同時被激活，因此容易確定正在進行動作的宏。
[0096]第三實施方式
[0097]圖5為表示本發明的第三實施方式所涉及的半導體集成電路裝置的一部分的結構例的電路圖。此外，圖6為表示圖5所示的半導體集成電路裝置的第一動作例的時序圖。
[0098]在第三實施方式中，半導體集成電路裝置包括串行I/F控制電路(在以下，簡稱為“控制電路”)10a、多個宏(在圖5中，作為一個示例而圖示了宏31以及32)、緩沖電路71以及72，還可以還包括邏輯電路20以及緩沖電路70。關于除此以外的點，第三實施方式與第一實施方式或第二實施方式相同。
[0099]例如，控制電路1a包括OR電路14、EN0R電路15以及16、AND電路17以及18、N0R電路
19。控制電路1a根據串行接口控制信號(在以下，簡稱為“控制信號”)，而單獨地對半導體集成電路裝置的內部電路與IC測試器等外部電路之間的串行接口動作進行控制。
[0100]宏32包括串行I/F(接口)電路4、儲存器2等裝置。在串行I/F(接口)電路4與儲存器2之間傳輸并行信號。串行信號輸入端子P2被輸入向邏輯電路20供給的串行信號(串行數據)，或者向宏31或32供給的串行信號。
[0101]宏31以及32基于各自的串行通信的規范，而實施串行接口動作。例如，宏31被供給包括8位的指令、8位的地址、8位的數據在內的串行信號而進行動作，其中，所述8位的指令包含識別碼。另一方面，宏32被供給包括8位的指令、16位的地址、16位的數據在內的串行信號而進行動作，其中，所述8位的指令包含識別碼。
[0102]緩沖電路70?72中的每一個均具有使能端子E，在被施加于使能端子E上的信號被激活為高電平時，將對被輸入至輸入端子的信號進行緩沖并從輸出端子輸出。此外，緩沖電路70?72中的每一個在被施加于使能端子E上的信號被無效為低電平時，將輸出端子設為高阻抗狀態。
[0103]宏31以及32在從外部電路被供給至復位信號輸入端子Pl的復位信號被激活為低電平的期間內被復位。此時，串行I/F電路3以及4將忙信號BSYl以及BSY2分別無效為低電平。當復位信號被無效為高電平時，宏31以及32的復位將被解除。
[0104]在控制信號以及所有的忙信號BSYl?BSY2被無效為低電平時，控制電路1a將向邏輯電路20供給的使能信號ENO激活為高電平，并且將分別向宏31以及32供給的使能信號ENl以及EN2無效為低電平。由此，半導體集成電路裝置被設定為通常動作模式。
[0105]例如，在控制電路1a中，AND電路17以及18的第二輸入端子被輸入低電平的控制信號，從而AND電路17以及18分別輸出低電平的使能信號ENl以及EN2。此外，NOR電路19的兩個輸入端子分別被輸入低電平的使能信號ENl以及EN2，從而NOR電路19輸出高電平的使能信號ENO。
[0106]在此狀態下，宏31以及32停止動作，而邏輯電路20根據從外部電路分別輸入至串行信號輸入端子P2以及時鐘信號輸入端子P3的串行數據以及時鐘信號而進行動作。由于使能信號ENO被激活，因此緩沖電路70將從邏輯電路20輸出的數據向數據輸出端子P4供給。
[0107]控制電路1a在控制信號被激活為高電平時，將分別向宏31以及32供給的使能信號ENl以及EN2激活為高電平，且將向邏輯電路20供給的使能信號ENO無效為低電平。由此，半導體集成電路裝置轉變為測試模式。
[0108]例如，在通常動作模式下，控制電路1a的ENOR電路15以及16的輸出信號為高電平。因此，在控制信號被激活為高電平時，AND電路17以及18分別輸出高電平的使能信號ENl以及EN2。此外，NOR電路19的兩個輸入端子分別被輸入高電平的使能信號ENl以及EN2，從而NOR電路19輸出低電平的使能信號ENO。
[0109]在此狀態下，邏輯電路20停止動作，而宏31以及32轉變為串行信號的待機模式。宏31在使能信號ENl被激活時，對是否通過在從外部電路輸入至串行信號輸入端子P2的指令中所包含的識別碼而被選擇進行判斷。
[0110]宏31在判斷為通過識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將忙信號BSYl激活為高電平，且實施通過指令而被指定的動作。另一方面，宏31在判斷為未通過識別碼而被選擇的情況下，將忙信號BSYl設為無效并使動作停止。
[0111]例如，在宏31中，串行I/F電路3通過對在從外部電路輸入至串行信號輸入端子P2的指令中所包含的識別碼與被儲存在儲存器I中的識別碼進行比較，從而對宏31是否通過在指令中所包含的識別碼而被選擇進行判斷。
[0112]串行I/F電路3在判斷為宏31被選擇了的情況下，將忙信號BSYl設為激活。因此，緩沖電路71將從宏31輸出的數據供給至數據輸出端子P4。此外，串行I/F電路3根據在被輸入至串行信號輸入端子P2的一系列的串行信號中所包含的指令、地址或數據，以及被輸入至時鐘信號輸入端子P3的時鐘信號，而使儲存器I進行動作。
[0113]例如，在指令C[7:0 ]為寫入命令的情況下，串行I/F電路3向儲存器I中通過地址W[7:0]而被指定的一組儲存器單元寫入數據DI[7:0]。或者，在指令C[7:0]為讀取命令的情況下，串行I/F電路3從儲存器I中通過地址W[7:0]而被指定的一組儲存器單元中讀取8位的數據。
[0114]同樣地，宏32也在使能信號EN2被激活時，對是否通過在從外部電路輸入至串行信號輸入端子P2的指令中所包含的識別碼而被選擇進行判斷。宏32在判斷為通過識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將忙信號BSY2激活為高電平，且實施通過指令而被指定的動作。由此，能夠實施儲存器2的測試、數據向作為非易失性存儲器的儲存器2的寫入。另一方面，宏32在判斷為未通過識別碼而被選擇的情況下，將忙信號BSY2設為無效并使動作停止。
[0115]例如，在宏32中，串行I/F電路4通過對在從外部電路輸入至串行信號輸入端子P2的指令中所包含的識別碼與被儲存在儲存器2中的識別碼進行比較，從而對宏32是否通過在指令中所包含的識別碼而被選擇進行判斷。
[0116]串行I/F電路4在判斷為宏32被選擇了的情況下，將忙信號BSY2設為激活。因此，緩沖電路72將從宏32輸出的數據供給至數據輸出端子P4。此外，串行I/F電路4根據在被輸入至串行信號輸入端子P2的一系列的串行信號中所包含的指令、地址或數據，以及被輸入至時鐘信號輸入端子P3的時鐘信號，而使儲存器2進行動作。
[0117]例如，在指令為寫入命令的情況下，串行I/F電路4向儲存器2中通過16位的地址被指定的一組儲存器單元寫入16位的數據。或者，在指令為讀取命令的情況下，串行I/F電路4從儲存器2中通過16位的地址而被指定的一組儲存器單元中讀取16位的數據。
[0118]串行I/F電路3或4既可以在一系列的串行信號被輸入的期間經過之后將忙信號BSYl或BSY2設為無效，也可以在通過指令而被指定的動作結束之后將忙信號BSYl或BSY2設為無效。
[0119]控制電路1a在多個宏31以及32內的任意一個宏將忙信號激活時，將向另一個宏供給的使能信號設為無效。例如，控制電路1a在從宏31輸出的忙信號BSYl被激活為高電平時，將向32供給的使能信號EN2設為無效。
[0120]在控制電路1a中，第一輸入端子被供給高電平的忙信號BSYl的OR電路14將公共忙信號BSYC激活為高電平。因此，ENOR電路15輸出高電平的信號，并且ENOR電路16輸出低電平的信號。其結果為，AND電路17維持使能信號ENl的激活，AND電路18將使能信號EN2無效為低電平。由此，能夠使未被選擇的宏32的動作停止。
[0121]此外，控制電路1a在從多個宏31以及32內的任意一個宏輸出的忙信號被無效時，使向另一個宏供給的使能信號再次激活。例如，控制電路1a在從宏31輸出的忙信號BSYl被無效為低電平時，使向宏32供給的使能信號EN2再次激活。由此，宏32也能夠對是否通過識別碼而被選擇進行判斷。
[0122]圖7為表示圖5所示的半導體集成電路裝置的第一動作例的流程圖。在圖7的步驟Sll中，當向半導體集成電路裝置接通電源電壓從而半導體集成電路裝置內的各電路被復位時，所有的宏將忙信號BSY無效為低電平“O”。之后，控制信號被激活。
[0123]在步驟S12中，控制電路1a將向所有的宏供給的使能信號EN激活為高電平“I”。在步驟S13中，所有的宏對被輸入至串行信號輸入端子的指令C[7:0]進行保持。
[0124]在步驟S14中，所有的宏對是否通過在指令C[7:0]中所包含的識別碼而被選擇進行判斷。在通過識別碼而被選擇的宏(例如，宏31)中，處理轉移至步驟S15。在步驟S15中，宏31將忙信號BSYl激活為高電平“I” ο
[0125]由此，控制電路1a將向未通過識別碼而被選擇的宏(例如，宏32)供給的使能信號EN2設為無效。宏32在使能信號EN2被激活之前停止動作。
[0126]然后，宏31的串行I/F電路3在步驟S16中對被輸入至串行信號輸入端子的地址W[7:0]進行保持之后，在步驟S17中對被輸入至串行信號輸入端子的數據DI[7:0]進行保持。
[0127]在步驟S18中，串行I/F電路3使存儲器I進行動作。例如，串行I/F電路3向存儲器I中通過地址W[7:0]而被指定的一組儲存器單元寫入數據DI[7:0]。在步驟S19中，宏31將忙信號BSYl無效為低電平“O”。之后，處理返回至步驟S12。
[0128]在步驟S12中，控制電路1a將向所有的宏供給的使能信號EN激活為高電平“I”。在步驟S13中，所有的宏對被輸入至串行信號輸入端子的指令C[7:0]進行保持。
[0129]在步驟S14中，所有的宏對是否通過在指令C[7:0]中所包含的識別碼而被選擇進行判斷。在通過識別碼而被選擇的宏(例如，宏32)中，處理轉移至步驟S15。在步驟S15中，宏32將忙信號BSY2激活為高電平“Γ ο
[0130]由此，控制電路1a將向未通過識別碼而被選擇的宏(例如，宏31)供給的使能信號ENl設為無效。宏31在使能信號ENl被激活之前停止動作。
[0131 ]然后，宏32的串行I/F電路4在步驟S16中對被輸入至串行信號輸入端子的地址W[15:0]進行保持之后，在步驟S17中對被輸入至串行信號輸入端子的數據DI[15:0]進行保持。
[0132]在步驟S18中，串行I/F電路4使存儲器2進行動作。例如，串行I/F電路4向存儲器3中通過地址W[15:0]而被指定的一組儲存器單元寫入數據DI[15:0]。在步驟S19中，宏32將忙信號BSY2無效為低電平“O”。之后，處理返回至步驟S12。
[0133]圖8為表示圖5所示的半導體集成電路裝置的第一動作例中的串行信號與動作內容之間的關系的圖。被輸入至串行信號輸入端子的第一串行信號包括表示宏31的儲存器I的寫入(write)的指令C[7:0]、地址W[7:0]和數據DI [7:0]。當第一串行信號被宏31保持時，將實施儲存器I中的地址I的寫入。
[0134]被輸入至串行信號輸入端子的第二串行信號包括表不宏31的儲存器I的寫入的指令C[7:0]、地址W[7:0]和數據DI[7:0]。當第二串行信號被宏31保持時，將實施儲存器I中的地址2的寫入。
[0?35]被輸入至串行信號輸入端子的第三串行信號包括表不宏31的儲存器I的讀取(read)的指令C[7:0 ]、地址W[ 7:0 ]和數據DI [ 7:0 ]。當第三串行信號被宏31保持時，將實施儲存器I中的地址I的讀取。
[0136]被輸入至串行信號輸入端子的第四串行信號包括表示宏31的儲存器I的讀取的指令C[ 7:0 ]、地址W[ 7:0 ]和數據DI [ 7:0 ]。當第四串行信號被宏31保持時，將實施儲存器I中的地址2的讀取。
[0137]被輸入至串行信號輸入端子的第五串行信號包括表不宏32的儲存器2的寫入的指令C[7:0]、地址W[ 15:0]和數據DI [15:0]。當第五串行信號被宏32保持時，將實施儲存器2中的地址I的寫入。
[0138]被輸入至串行信號輸入端子的第六串行信號包括表不宏32的儲存器2的寫入的指令C[7:0]、地址W[ 15:0]和數據DI [15:0]。當第六串行信號被宏32保持時，將實施儲存器2中的地址2的寫入。
[0139]被輸入至串行信號輸入端子的第七串行信號包括表示宏32的儲存器2的讀取的指令C[7:0]、地址W[ 15:0]和數據DI [15:0]。當第七串行信號被宏32保持時，將實施儲存器2中的地址I的讀取。
[0140]被輸入至串行信號輸入端子的第八串行信號包括表示宏32的儲存器2的讀取的指令C[7:0]、地址W[ 15:0]和數據DI [15:0]。當第八串行信號被宏32保持時，將實施儲存器2中的地址2的讀取。
[0141]根據第一動作例，即使在儲存器I與儲存器2之間串行通信的規范不同，也通過根據忙信號而對儲存器I以及2的動作進行控制，從而串行通信的規范的切換與宏的選擇一起自動地被實施。因此，控制電路1a無需始終掌握與宏之間的通信狀況，只需等待忙信號的無效即可。
[0142]第三實施方式的第二動作例
[0143]圖9為表示圖5所示的半導體集成電路裝置的第二動作例的時序圖。在第二動作例中，宏并不是在串行信號的輸入之后或指定動作結束之后將忙信號設為無效，而是在判斷為未通過在之后的指令中所包含的識別碼而被選擇的情況下，將忙信號設為無效。關于其他的點，第二動作例與第一動作例相同。
[0144]宏31以及32在從外部電路供給至復位信號輸入端子Pl的復位信號被激活為低電平的期間內被復位。此時，串行I/F電路3以及4分別將忙信號BSYl以及BSY2無效為低電平。當復位信號被無效為高電平時，宏31以及32的復位將被解除。
[0145]控制電路1a在控制信號被激活為高電平時，將分別向宏31以及32供給的使能信號ENl以及EN2激活為高電平。由此，半導體集成電路裝置轉變為測試模式。
[0146]在此狀態下，宏31以及32轉變為串行信號的待機模式。宏31在使能信號ENl被激活時，對是否通過在被輸入至串行信號輸入端子P2的指令中所包含的識別碼而被選擇進行判斷。宏31在判斷為通過識別碼而被選擇了的情況下，將忙信號BSYl激活為高電平，且實施通過指令而被指定的動作。
[0147]例如，在宏31中，串行I/F電路3在指令Cl[7:0]為寫入命令的情況下，向儲存器I中通過地址W[7:0]而被指定的一組儲存器單元寫入數據DI [7:0]。此外，串行I/F電路3在指令C2[7:0]為讀取命令的情況下，從儲存器I中通過地址W[7:0]而被指定的一組儲存器單元中讀取8位的數據。
[0148]然后，串行I/F電路3對宏31是否通過在指令C3[7:0]中所包含的識別碼而被選擇進行判斷，在判斷為宏31未被選擇的情況下，將忙信號BSYl設為無效。控制電路1a在從宏31輸出的忙信號BSYl被無效時，將向宏32供給的使能信號EN2激活。由此，宏32轉變為串行信號的待機模式。
[0149]宏32在使能信號EN2被激活時，對是否通過在被輸入至串行信號輸入端子P2的指令中所包含的識別碼而被選擇進行判斷，在判斷為通過識別碼而被選擇了的情況下，將忙信號BSY2激活為高電平，且實施通過指令而被指定的動作。
[0150]例如，在宏32中，串行I/F電路4在指令C4[7:0]為寫入命令的情況下，向儲存器2中通過地址W[15:0]而被指定的一組儲存器單元寫入數據DI[15:0]。或者，串行I/F電路4在指令C4[7:0]為讀取命令的情況下，從儲存器2中通過地址W[15:0]而被指定的一組儲存器單元中讀取16位的數據。
[0151]圖10為表示圖5所示的半導體集成電路裝置的第二動作例的流程圖。在圖10的步驟S21中，當向半導體集成電路裝置接通電源電壓從而半導體集成電路裝置內的各電路被復位時，所有的宏將忙信號BSY無效為低電平“O”。之后，控制信號被激活。
[0152]在步驟S22中，控制電路1a將向所有的宏供給的使能信號EN激活為高電平“I”。在步驟S23中，所有的宏對被輸入至串行信號輸入端子的指令的最上位位C[7]進行保持。而且，在步驟S24中，所有的宏對被輸入至串行信號輸入端子的指令的剩余的位C[6:0]進行保持。
[0153]在步驟S25中，所有的宏對是否通過在指令C[7:0]中所包含的識別碼而被選擇進行判斷。在通過識別碼而被選擇的宏(例如，宏31)中，處理向步驟S27轉移。在步驟S27中，宏31將忙信號BSYl激活為高電平“I” ο
[0154]由此，控制電路1a將向未通過識別碼而被選擇的宏(例如，宏32)供給的使能信號EN2設為無效。在宏32中處理向步驟S26轉移，忙信號BSY2被維持為低電平“O”。之后，宏32在使能信號EN2被激活之前停止動作。
[0155]然后，宏31的串行I/F電路3在步驟S28中對被輸入至串行信號輸入端子的地址的最上位位W[7]進行保持。在該示例中，地址的最上位位W[7]并不是本來的地址，而是被用作對處理的分支進行控制的控制碼。在步驟S29中，串行I/F電路3對地址的最上位位W[ 7 ]是否為“O”進行判斷。
[0156]如果地址的最上位位W[7]為“0”，則處理向步驟S30轉移。串行I/F電路3在步驟S30中對被輸入至串行信號輸入端子的地址的剩余的位W[6:0]進行保持之后，在步驟S31中對被輸入至串行信號輸入端子的數據DI [7:0]進行保持。
[0157]在步驟S32中，串行I/F電路3使儲存器I進行動作。例如，串行I/F電路3向儲存器I中通過地址W[6:0]而被指定的一組儲存器單元寫入數據DI[7:0]。之后，處理返回至步驟S28。
[0158]在步驟S28中，串行I/F電路3對被輸入至串行信號輸入端子的地址的最上位位W
[7]進行保持。在步驟S29中，串行I/F電路3對地址的最上位位W[7]是否為“O”進行判斷。
[0159]如果地址的最上位位W[7]為“0”，則步驟S30?S32被重復進行，而實施針對儲存器I的數據的寫入。另一方面，如果地址的最上位位W[7]為“I”，則處理返回至步驟S24。在步驟S24中，串行I/F電路3對被輸入至串行信號輸入端子的指令的剩余的位C[6:0]進行保持。
[0160]在步驟S25中，串行I/F電路3對宏31是否通過在指令C[7:0]中所包含的識別碼而被選擇進行判斷。在宏31通過識別碼而被選擇了的情況下，處理向步驟S27轉移，串行I/F電路3將忙信號BSYl維持為高電平“I”。
[0161]在步驟S28中，串行I/F電路3對被輸入至串行信號輸入端子的地址的最上位位W
[7]進行保持。在步驟S29中，串行I/F電路3對地址的最上位位W[7]是否為“O”進行判斷。
[0162]如果地址的最上位位W[7]為“0”，則處理向步驟S30轉移。串行I/F電路3在步驟S30中，對被輸入至串行信號輸入端子的地址的剩余的位W[6:0]進行保持之后，在步驟S31中，對被輸入至串行信號輸入端子的數據DI [7:0]進行保持。
[0163]在步驟S32中，串行I/F電路3使儲存器I進行動作。例如，串行I/F電路3從儲存器I中通過地址W[6:0]而被指定的一組儲存器單元中讀取8位的數據。之后，處理返回至步驟S28。
[0164]在步驟S28中，串行I/F電路3對被輸入至串行信號輸入端子的地址的最上位位W
[7]進行保持。在步驟S29中，串行I/F電路3對地址的最上位位W[7]是否為“O”進行判斷。
[0165]如果地址的最上位位W[7]為“0”，則步驟S30?S32被重復進行，而實施從儲存器I的數據的讀取。另一方面，如果地址的最上位位W[7]為“I”，則處理返回至步驟S24。在步驟S24中，串行I/F電路3對被輸入至串行信號輸入端子的指令的剩余的位C[6:0]進行保持。
[0166]在步驟S25中，串行I/F電路3對宏31是否通過在指令C[7:0]中所包含的識別碼而被選擇進行判斷。在宏31未通過識別碼而被選擇的情況下，處理向步驟S26轉移，串行I/F電路3將忙信號BSYl無效為低電平“O”。之后，處理返回至步驟S22。
[0167]在步驟S22中，控制電路1a將向所有的宏供給的使能信號EN激活為高電平“I”。在步驟S23中，所有的宏對被輸入至串行信號輸入端子的指令的最上位位C[7]進行保持。而且，在步驟S24中，所有的宏對被輸入至串行信號輸入端子的指令的剩余的位C[6:0]進行保持。
[0168]在步驟S25中，所有的宏對是否通過在指令C[7:0]中所包含的識別碼而被選擇進行判斷。在通過識別碼而被選擇的宏(例如，宏32)中，處理向步驟S27轉移。在步驟S27中，宏32將忙信號BSY2激活為高電平“Γ ο
[0169]由此，控制電路1a將向未通過識別碼而被選擇的宏(例如，宏31)供給的使能信號ENl設為無效。在宏31中，處理向步驟S26轉移，忙信號BSYl被維持為低電平“O”。之后，宏31在使能信號ENl被激活之前停止動作。
[0170]而且，宏32的串行I/F電路4在步驟S28?S31中，對被輸入至串行信號輸入端子的地址以及數據進行保持，在步驟S32中，使儲存器2進行動作。步驟S28?S32根據需要而被反復進行。
[0171]圖11為表示圖5所示的半導體集成電路裝置的第二動作例中的串行信號與動作內容之間的關系的圖。被輸入至串行信號輸入端子的第一串行信號包括表示宏31的儲存器I的寫入(write)的指令C[7:0]、第一地址W[7:0]以及第一數據01[7:0]、第二地址1[7:0]以及第二數據DI [7:0]。
[0172]當指令C[7:0]、第一地址W[7:0]以及第一數據DI[7:0]被宏31保持時，將實施儲存器I中的地址I的寫入。接下來，當第二地址W[7:0]以及第二數據DI[7:0]被宏31保持時，將實施儲存器I中的地址2的寫入。
[0173]被輸入至串行信號輸入端子的第二串行信號包括表不宏31的儲存器I的讀取(read)的地址的最上位位W[7]以及指令的剩余的位C[6:0]、第一地址W[7:0]以及第一數據01[7:0]、第二地址磯7:0]以及第二數據01[7:0]。
[0174]當地址的最上位位W[7]以及指令的剩余的位C[6:0]、第一地址W[ 7:0]以及第一數據DI [ 7:0 ]被宏31保持時，將實施儲存器I中的地址I的讀取。接下來，當第二地址W[7:0 ]以及第二數據DI [7:0]被宏31保持時，將實施儲存器I中的地址2的讀取。
[0175]被輸入至串行信號輸入端子的第三串行信號包括表示不選擇宏31的儲存器I的地址的最上位位W[7]以及指令的剩余的位C[6:0]。當第三串行信號被宏31保持時，儲存器I將不會被選擇。
[0176]被輸入至串行信號輸入端子的第四串行信號包括表示宏32的儲存器2的寫入的指令C[7:0]、第一地址W[ 15:0]以及第一數據DI [15:0]、第二地址W[ 15: O]以及第二數據DI[15:0]o
[0177]當指令C[7:0]、第一地址W[15:0]以及第一數據DI[15:0]被宏32保持時，將實施儲存器2中的地址I的寫入。接下來，當第二地址W[ 15:0]以及第二數據DI [15:0]被宏32保持時，將實施儲存器2中的地址2的寫入。
[0178]被輸入至串行信號輸入端子的第五串行信號包括表不宏32的儲存器2的讀取的地址W[ 15]以及指令的剩余的位C[6:0]、第一地址W[ 15:0]以及第一數據DI [15:0]、第二地址W[15:0]以及第二數據 DI[15:0]。
[0179]當地址W[15]以及指令的剩余的位C[6:0]、第一地址W[15:0]以及第一數據DI[15:O]被宏32保持時，將實施儲存器2中的地址I的讀取。接下來，當第二地址W[15:0]以及第二數據DI [ 15:0]被宏32保持時，將實施儲存器2中的地址2的讀取。
[0180]被輸入至串行信號輸入端子的第六串行信號包括表示不選擇宏32的儲存器2的地址W[15]以及指令的剩余的位C[6:0]。當第六串行信號被宏32保持時，儲存器2將不會被選擇。
[0181]根據第二動作例，通過將地址以及數據的組合連續性地向宏供給，從而能夠高效地實施針對被包括在宏中的儲存器的數據的讀寫。此外，通過再次供給指令，從而能夠切換多個宏的動作。在此情況下，雖然指令的周期性不再存在，但控制的狀態通過所選擇的宏的串行I/F電路而被管理。因此，控制電路1a無需掌握狀態，只需等待忙信號的無效即可。
[0182]控制信號生成電路的第一示例
[0183]接下來，對在本發明的各實施方式所涉及的半導體集成電路裝置內所使用的控制信號生成電路進行說明。優選為，圖1所示的控制電路10或圖5所示的控制電路1a在通常動作模式下不會檢測到控制信號的激活。在此情況下，能夠防止在通常動作模式下，半導體集成電路裝置錯誤地轉變為實施宏的測試的測試模式的情況。因此，在半導體集成電路裝置中，可以設置控制信號生成電路。
[0184]圖12為表示控制信號生成電路的第一示例的電路圖，圖13為用于對圖12所示的控制信號生成電路的動作進行說明的圖。在第一示例中，在被施加于信號輸入端子(例如，圖1所示的輸入端子Pl?P3)上的電位VIN與高電位側的電源電位VDD之差大于預定的值時，控制信號生成電路將控制信號激活為高電平。
[0185]如圖12所示，控制信號生成電路例如包括緩沖電路81以及82、P溝道MOS晶體管QPl?QP4、電阻Rl。緩沖電路81包括:由P溝道MOS晶體管QPl I以及N溝道MOS晶體管QNl I構成的第一逆變器；由P溝道MOS晶體管QP12以及N溝道MOS晶體管QN12構成的第二逆變器。
[0186]此外，緩沖電路82包括:由P溝道MOS晶體管QP21以及N溝道MOS晶體管QN21構成的第三逆變器；由P溝道MOS晶體管QP22以及N溝道MOS晶體管QN22構成的第四逆變器。緩沖電路81以及82被供給高電位側的電源電位VDD (例如，2V)以及低電位側的電源電位VSS (例如，接地電位0V)而進行動作。
[0187]緩沖電路81的輸入端子被連接于信號輸入端子。此外，晶體管QPl?QP4在信號輸入端子與緩沖電路82的輸入端子之間被串聯，電阻Rl被連接于緩沖電路82的輸入端子與電壓電位VSS的配線之間。
[0188]在通常動作模式下，被施加在信號輸入端子上的信號在電壓電位VDD與電壓電位VSS之間迀移。因此，如圖13所示，緩沖電路81對被施加于信號輸入端子上的信號進行緩沖，并輸出通常動作時的內部信號(a)。另一方面，由于晶體管QPl?QP4為斷開，因此緩沖電路82的輸入端子被施加電源電位VSS。因此，緩沖電路82輸出被無效為低電平的控制信號(b)。
[0189]當在測試模式下，將被施加于信號輸入端子上的電位VIN與高電位側的電源電位VDD之差設為大于預定的值(例如，大約0.4V)時，晶體管QPl?QP4將導通。由此，緩沖電路82的輸入端子被施加高電平的電位。因此，如圖13所示，緩沖電路82輸出被激活為高電平的控制信號(b)。
[0190]控制信號生成電路的第二示例
[0191]圖14為表示控制信號生成電路的第二示例的電路圖，圖15為用于對圖14所示的控制信號生成電路的動作進行說明的圖。在第二示例中，當低電位側的電源電位VSS與被施加于信號輸入端子(例如，圖1所示的輸入端子Pl?P3)上的電位VIN之差大于預定的值時，控制信號生成電路將控制信號設為激活。
[0192]如圖14所示，控制信號生成電路例如包括緩沖電路81以及82、N溝道MOS晶體管QNl?QN4、電阻Rl。緩沖電路81以及82被供給高電位側的電源電位VDD (例如，2V)以及低電位側的電源電位VSS (例如，接地電位OV)而進行動作。
[0193]緩沖電路81的輸入端子被連接于信號輸入端子。此外，晶體管QNl?QN4在信號輸入端子與緩沖電路82的輸入端子之間被串聯，電阻Rl被連接于緩沖電路82的輸入端子與電壓電位VDD的配線之間。
[0194]在通常動作模式下，被施加于信號輸入端子上的信號在電壓電位VDD與電壓電位VSS之間迀移。如圖15所示，緩沖電路81對被施加于信號輸入端子上的信號進行緩沖，并輸出通常動作時的內部信號(a)。另一方面，由于晶體管QNl?QN4為斷開，因此緩沖電路82的輸入端子被施加電源電位VDD。因此，緩沖電路82輸出被無效為高電平的控制信號(b)。
[0195]在測試模式下，當將低電位側的電源電位VSS與被施加于信號輸入端子上的電位VIN之差設為大于預定的值(例如，大約0.4V)時，晶體管QNl?QN4將導通，從而緩沖電路82的輸入端子被施加低電平的電位。因此，如圖15所示，緩沖電路82輸出被激活為低電平的控制信號(b)。
[0196]如上文所述，根據控制信號生成電路的第一或第二示例，即使不新設控制信號輸入端子，僅通過對被施加于現有的信號輸入端子上的電位進行控制，便能夠使半導體集成電路裝置向測試模式轉變。
[0197]控制信號生成電路的第三示例
[0198]圖16為表示控制信號生成電路的第三示例的電路圖，圖17為用于對圖16所示的控制信號生成電路的動作進行說明的圖。在第三示例中，在所施加的電源電壓(VDD-VSS)大于預定的值時，控制信號生成電路將控制信號設為激活。
[0199]如圖16所示，控制信號生成電路例如包括緩沖電路82、P溝道MOS晶體管QPl?QP4、電阻Rl。緩沖電路81以及82被供給高電位側的電源電位VDD (例如，2V)以及低電位側的電源電位VSS (例如，接地電位OV)而進行動作。晶體管QPI?QP4在電源電位VDD的配線與緩沖電路82的輸入端子之間被串聯，電阻Rl被連接于緩沖電路82的輸入端子與電壓電位VSS的配線之間。
[0200]在通常動作模式下，電源電壓(VDD-VSS)成為規定值(例如，2V)。由于晶體管QPl?QP4為斷開，因此緩沖電路82的輸入端子被施加電源電位VSS。因此，如圖17所示，緩沖電路82輸出被無效為低電平的控制信號。
[0201]當在測試模式下，將電源電壓(VDD-VSS)設為大于預定的值(例如，P溝道MOS晶體管的閾值電壓的4倍即大約2.4V)時，晶體管QPl?QP4將導通，從而緩沖電路82的輸入端子被施加高電平的電位。因此，如圖17所示，緩沖電路8 2輸出被激活為高電平的控制信號。以此方式，根據控制信號生成電路的第三示例，即使不新設控制信號輸入端子，僅通過對電源電壓進行控制，便能夠使半導體集成電路裝置向測試模式轉變。
[0202]電子設備
[0203]接下來，參照圖18對本發明的一個實施方式所涉及的電子設備進行說明。
[0204]圖18為表示本發明的一個實施方式所涉及的電子設備的結構例的圖。電子設備100可以包括本發明的一個實施方式所涉及的半導體集成電路裝置110、CPU120、操作部130 N ROM (Read Only Memory:只讀儲存器)140、RAM (Random Access Memory:隨機存取存儲器)150、通信部160、顯示部170、聲音輸出部180。另外，可以省略或變更圖18所示的結構要素的一部分，或者，也可以在圖18所示的結構要素上附加其他的結構要素。
[0205]半導體集成電路裝置110至少在一個宏中包括非易失性儲存器，并根據來自CPU120的指令而實施各種處理。例如，半導體集成電路裝置110基于被儲存在非易失性儲存器中的參數，而對所輸入的數據進行補正，或者改變數據的格式。
[0206]CPU120根據被儲存在R0M140等中的程序，使用從半導體集成電路裝置110供給的數據等而實施各種運算處理或控制處理。例如，CPU120根據從操作部130供給的操作信號而實施各種的數據處理，或者為了與外部之間實施數據通信而對通信部160進行控制，生成用于使顯示部170顯示各種圖像的圖像信號，生成用于使聲音輸出部180輸出各種聲音的聲音信號。
[0207]操作部130例如為包括操作鍵、按鍵開關等的輸入裝置，并向CPU120輸出與由用戶進行的操作對應的操作信號。R0M140儲存有用于實施各種運算處理、控制處理的程序或數據等。此外，RAM150被用作CPU120的工作區域，并臨時地對從R0M140讀取的程序或數據、利用操作部130而被輸入的數據或者CPU120按照程序執行所得到的運算結果進行儲存。
[0208]通信部160例如由模擬電路以及數字電路構成，并實施CPU120與外部裝置之間的數據通信。顯示部170例如包括LCD(液晶顯示裝置)等，并基于從CPU120供給的顯示信號而顯示各種信息。此外，聲音輸出部180例如包括揚聲器等，并基于從CPU120供給的聲音信號而輸出聲音。
[0209]作為電子設備100，例如對應有電子計算器、電子詞典、電子游戲機、移動電話等移動終端、數碼照相機、數碼攝像機、電視機、可視電話、防盜用視頻監視器、頭戴式顯示器、個人計算機、打印機、網絡設備、汽車導航裝置、測量設備以及醫療設備(例如，電子體溫計、血壓計、血糖計、心電圖測量裝置、超音波診斷裝置以及電子內窺鏡)等。
[0210]根據本實施方式，能夠提供一種使被內置于半導體集成電路裝置110中的宏(包括非易失性儲存器)的串行接口動作的控制較為容易的電子設備。例如，通過使程序儲存在半導體集成電路裝置110的非易失性儲存器中，從而能夠省略R0M140，或者，通過使數據儲存在半導體集成電路裝置110的非易失性儲存器中，從而能夠省略RAM150。
[0211]雖然在上述的實施方式中，對被內置在半導體集成電路裝置中的宏包括儲存器的情況進行了說明，但是本發明并不限定于以上所說明的實施方式，對于在本技術領域中具有常識的技術人員而言，能夠在本發明的技術思想內進行多種改變。
[0212]在本申請中引用了于2015年3月16日提交的日本專利申請第2015-51769號的所有公開內容。
[0213]符號說明
[0214]1、2…儲存器，3、3a、4...串行I/F電路，10、1(^"串行1作控制電路，11"01?電路，12 …ENOR 電路，13...N0R 電路，14...0R 電路，15、16…EN0R電路，17、18...AND電路，19...N0R電路，20...邏輯電路，31、32丨宏，40."選擇電路，51?53、61?63"4仰電路，54、55丨觸發器，56?58…ENOR電路，64?66…逆變器，70?72、81、82…緩沖電路，100…電子設備，110…半導體集成電路裝置，120…CPU，130…操作部，140…R0M，150…RAM，160…通信部，170…顯示部，180…聲音輸出部，Pl…復位信號輸入端子，P2...串行信號輸入端子，P3...時鐘信號輸入端子，P4...數據輸出端子，P5...控制信號輸入端子，FlO?F39...觸發器，QPl?QP22"_P溝道MOS晶體管，QNl?QN22...Ν溝道MOS晶體管，Rl…電阻。
【主權項】
1.一種半導體集成電路裝置，具備: 串行信號輸入端子，其被輸入指令； 控制信號輸入端子，其被輸入控制信號； 電路塊，其在所述控制信號被激活的情況下，對自身是否通過在所述指令中所包含的識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，實施通過所述指令而被指定的動作。2.如權利要求1所述的半導體集成電路裝置，其中， 還具備控制電路， 所述電路塊在使能信號被激活時將忙信號設為激活，并且在所述使能信號被激活時，對自身是否通過所述識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內維持所述忙信號的激活，并且實施通過所述指令而被指定的動作， 所述控制電路在所述控制信號被激活時將所述使能信號設為激活，并且在所述忙信號被無效時將所述使能信號設為無效。3.如權利要求1所述的半導體集成電路裝置，其中， 還具備控制電路， 所述電路塊在使能信號被激活時，對自身是否通過所述識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將忙信號設為激活，并且實施通過所述指令而被指定的動作， 所述控制電路在所述控制信號被激活時將所述使能信號設為激活，并且在所述忙信號被無效時將所述使能信號設為無效。4.如權利要求2或3所述的半導體集成電路裝置，其中， 所述電路塊在判斷為自身通過所述識別碼而被選擇了的情況下，在一系列的串行信號被輸入的期間經過之后將所述忙信號設為無效。5.如權利要求2或3所述的半導體集成電路裝置，其中， 所述電路塊在判斷為自身通過所述識別碼而被選擇了的情況下，在通過所述指令而被指定的動作結束之后將所述忙信號設為無效。6.如權利要求2或3所述的半導體集成電路裝置，其中， 所述電路塊在判斷為自身通過所述識別碼而被選擇了的情況下，在所述使能信號被激活時，對自身是否通過在被輸入至所述串行信號輸入端子的第二指令中所包含的第二識別碼而被選擇進行判斷，在判斷為自身未通過所述第二識別碼而被選擇的情況下，將所述忙信號設為無效。7.如權利要求1所述的半導體集成電路裝置，具備: 第一電路塊，其在第一使能信號被激活時，對自身是否通過所述識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將第一忙信號設為激活，并且實施通過所述指令而被指定的動作； 第二電路塊，其在第二使能信號被激活時，對自身是否通過所述識別碼而被選擇進行判斷，在判斷為自身通過所述識別碼而被選擇了的情況下，至少在一系列的串行信號被輸入的期間內將第二忙信號設為激活，并且實施通過所述指令而被指定的動作； 控制電路，其在第一忙信號被激活時將第二使能信號設為無效，在第二忙信號被激活時將第一使能信號設為無效。8.如權利要求1所述的半導體集成電路裝置，其中， 在通常動作模式下不會檢測到所述控制信號的激活。9.如權利要求1所述的半導體集成電路裝置，其中， 還具備控制信號生成電路，所述控制信號生成電路在被施加于信號輸入端子上的電位與高電位側的電源電位之差大于預定的值，或者低電位側的電源電位與被施加于信號輸入端子上的電位之差大于預定的值時，傳輸所述控制信號。10.如權利要求1所述的半導體集成電路裝置，其中， 還具備控制信號生成電路，所述控制信號生成電路在所施加的電源電壓大于預定的值時，傳輸所述控制信號。11.一種電子設備，其具備權利要求1所述的半導體集成電路裝置。12.一種電路的控制方法，其中， 在所輸入的控制信號被激活的情況下，對所述電路自身是否通過在所輸入的指令中所包含的識別碼而被選擇進行判斷， 在判斷為所述電路自身通過所述識別碼而被選擇了的情況下，實施通過所述指令而被指定的動作。
【文檔編號】G06F11/22GK105988969SQ201610144739
【公開日】2016年10月5日
【申請日】2016年3月14日
【發明人】德田泰信
【申請人】精工愛普生株式會社