時鐘加擾電路的制作方法
【專利摘要】一種時鐘加擾電路，包括：控制器以及時鐘信號加擾電路，其中：所述控制器，與所述時鐘信號加擾電路耦接，適于生成控制信號并輸入至所述時鐘信號加擾電路；所述時鐘信號加擾電路，適于接收所述控制信號，對輸入的時鐘信號進行隨機加擾處理。采用所述時鐘加擾電路，可以提高安全芯片的抗攻擊性能。
【專利說明】
時鐘加擾電路
技術領域
[0001]本發明涉及信息安全領域，尤其涉及一種時鐘加擾電路。
【背景技術】
[0002]近年來，智能卡技術飛速發展，已經被廣泛應用在金融銀行卡、社保卡等多種場合。隨著智能卡技術的發展，智能卡的安全性能越來越受到重視。在智能卡檢測標準中，對安全性測試提出了很高的要求，不僅需要較快的響應速度，還需要抵抗各種攻擊，尤其是旁路攻擊(也稱側信道攻擊)和故障注入攻擊。
[0003]智能卡的安全芯片在進行密碼算法的運算過程中，安全芯片消耗的電流曲線會包含一定的片內密鑰信息。先進的攻擊技術可以通過多條電流曲線分析出密鑰進而破解安全芯片。
[0004 ]現有的安全芯片的安全性存在一定的隱患。
【發明內容】
[0005]本發明解決的技術問題是如何提高智能卡中安全芯片的抗攻擊性能。
[0006]為解決上述技術問題，本發明實施例提供一種時鐘加擾電路，包括:控制器以及時鐘信號加擾電路，其中:所述控制器，與所述時鐘信號加擾電路耦接，適于生成控制信號并輸入至所述時鐘信號加擾電路;所述時鐘信號加擾電路，適于接收所述控制信號，對輸入的時鐘信號進行隨機加擾處理。
[0007]可選的，所述時鐘信號加擾電路適于對所述輸入的時鐘信號的相位或頻率中的至少一種進行隨機加擾處理。
[0008]可選的，所述時鐘信號加擾電路包括以下至少一種:延時單元、相位偏移單元、分頻單元，其中:所述延時單元，與所述控制器耦接，適于接收所述控制器生成的第一控制信號，對所述輸入的時鐘信號進行隨機延時操作;所述相位偏移單元，與所述控制器耦接，適于接收所述控制器生成的第二控制信號，對所述輸入的時鐘信號進行多路延時并從中選擇一路延時信號作為輸出；所述分頻單元，與所述控制器耦接，適于接收所述控制器生成的第三控制信號，對所述輸入的時鐘信號進行隨機分頻處理。
[0009]可選的，所述相位偏移單元包括:N級延時緩沖器以及相位偏移選擇單元，其中:所述N級延時緩沖器，與所述相位偏移選擇單元耦接，包括N個延時緩沖器，適于將所述輸入的時鐘信號進行延時處理，生成N路延時時長各不相同的信號并輸入至所述相位偏移選擇單元，N> I;所述相位偏移選擇單元，與所述控制器耦接，適于接收所述控制器生成的第二控制信號，從所述N路延時時長各不相同的信號中隨機選擇一路輸出。
[0010]可選的，所述時鐘信號加擾電路包括延時單元、相位偏移單元以及分頻單元中的任意兩個單元，所述任意兩個單元串聯，且其中一個單元輸入所述時鐘信號，另一個單元輸出經過隨機加擾處理的時鐘信號。
[0011]可選的，所述時鐘信號加擾電路包括:串聯連接的所述延時單元、所述相位偏移單元以及所述分頻單元。
[0012]可選的，所述控制器包括:掩碼寄存器，所述掩碼控制器適于生成η位二進制數的掩碼，并與相同位數的隨機數進行位與操作，得到的位與結果為η位二進制數;所述位與結果為所述控制信號，包括以下至少一種:所述第一控制信號、所述第二控制信號以及所述第三控制信號。
[0013]可選的，所述控制信號包括所述第一控制信號、所述第二控制信號以及所述第三控制信號，其中:所述第一控制信號為第O?m位二進制數，其中:第O?m位二進制數為控制所述延時單元的延時時長信息，第mi+1?m位二進制數為所述延時時長的更新周期信息;所述第二控制信號為第m+1?Π2位二進制數，其中:第m+1?m2位二進制數為控制所述相位偏移選擇單元選擇的信號標識信息，第m2+l?112位二進制數為所述選擇的信號標識的更新周期信息;所述第三控制信號為第n2+l?η位二進制數，其中:第n2+l?m3位二進制數為控制所述分頻單元的分頻值，第m3+l?η位二進制數為所述分頻值的更新周期信息;其中，0<mi<m<
m2<n2<m3<n0
[0014]可選的，所述控制器還包括:限制值寄存器，適于對第O?血位二進制數、第血+1?m位二進制數、第m+1?m2位二進制數、第Π12+1?m位二進制數、第Π2+1?m3位二進制數以及第Π13+1?η位二進制數的數值進行限制。
[0015]與現有技術相比，本發明實施例的技術方案具有以下有益效果:
[0016]時鐘信號加擾電路接收控制器生成控制信號，對輸入時鐘信號的進行隨機加擾處理。隨機加擾處理后的時鐘信號呈隨機變化，從而使得安全芯片內部的電流曲線不再是規則變化而是隨機變化，從而可以提升攻擊難度，提高安全芯片的抗攻擊性能。
【附圖說明】
[0017]圖1是本發明實施例中的一種時鐘加擾電路的結構示意圖；
[0018]圖2是本發明實施例中的另一種時鐘加擾電路的結構示意圖。
【具體實施方式】
[0019]智能卡中的安全芯片在進行密碼算法的運算過程中，安全芯片消耗的電流曲線會包含一定的片內密鑰信息。先進的攻擊技術可以通過多條電流曲線分析出密鑰，從而破解安全芯片。
[0020]在本發明實施例中，時鐘信號加擾電路接收控制器生成控制信號，對輸入時鐘信號的進行隨機加擾處理。隨機加擾處理后的時鐘信號呈隨機變化，從而使得安全芯片內部的電流曲線不再是規則變化而是隨機變化，從而可以提升攻擊難度，提高安全芯片的抗攻擊性能。
[0021]為使本發明的上述目的、特征和有益效果能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0022]參照圖1，本發明實施例提供了一種時鐘加擾電路，包括:控制器11與時鐘信號加擾電路12，其中:
[0023]控制器11，與所述時鐘信號加擾電路12耦接，適于生成控制信號并輸入至時鐘信號加擾電路12，從而實現對時鐘信號加擾電路12的控制；
[0024]時鐘信號加擾電路12，與所述控制器11耦接，適于接收所述控制器11發送的控制信號，并根據所述控制信號對輸入的時鐘信號CLKIN進行隨機加擾處理，得到經過隨機加擾處理的輸出時鐘信號CLK0UT;其中，對輸入的時鐘信號CLKIN進行隨機加擾處理是指:對輸入的時鐘信號CLKIN的相位或者頻率中的至少一種進行隨機加擾處理，也即:可以只對輸入的時鐘信號CLKIN的相位進行隨機加擾處理，也可以只對輸入的時鐘信號CLKIN的頻率進行隨機加擾處理，還可以同時對輸入的時鐘信號CLKIN的相位以及頻率進行隨機加擾處理。
[0025]在具體實施中，所述控制器11可以為單片機處理器，也可以為數字信號處理器(Digital Signal Processor，DSP)等控制器。
[0026]在對輸入的時鐘信號的相位進行隨機加擾處理后，得到的時鐘信號的相位是隨機變化的；相應的，在對輸入的時鐘信號的頻率進行隨機加擾處理后，得到的時鐘信號的頻率也是隨機變化的。這樣，安全芯片內部的電流曲線就不再是規則變化，而是隨機變化，因此可以提升攻擊難度，提高安全芯片的抗攻擊性能。
[0027]在本發明實施例中，時鐘信號加擾電路可以包括延時單元、相位偏移單元以及分頻單元中的至少一種。在實際應用中，可以根據實際的應用場景，如電路板面積、生產成本以及安全性考慮，從延時單元、相位偏移單元以及分頻單元中選擇一個或多個組成時鐘信號加擾電路。
[0028]例如，考慮到電路板面積受限，時鐘信號加擾電路中可以只包括相位偏移單元。又如，考慮到高安全性的需求，時鐘信號加擾電路中可以同時包括延時單元、相位偏移單元以及分頻單元，此時，延時單元、相位偏移單元以及分頻單元三者串聯。
[0029]在本發明實施例中，時鐘信號加擾電路中可以只包括延時單元。此時，控制器與延時單元耦接，時鐘信號輸入至延時單元。控制器產生第一控制信號，并輸入至延時單元，以對延時單元進行隨機加擾控制。在第一控制信號中，包含有控制延時單元的延時時長信息以及延時時長的更新周期信息，延時時長信息以及對應的更新周期信息是隨機設定的。
[0030]延時單元在接收到第一控制信號后，根據第一控制信號中的延時時長信息，選擇對應的延時時長，并對輸入的時鐘信號進行延時操作。延時單元在接收到第一控制信號后開始計時，當計時時長達到延時時長的更新周期時向控制器反饋，以使得控制器重新配置延時時長信息以及延時時長的更新周期信息。
[0031]在實際應用中，延時單元可以包括多個延時檔位，第一控制信號中包含的延時時長信息為延時檔位信息。每一個延時檔位對應的延時時長各不相同，延時檔位I對應的延時時長可以為20ns，延時檔位2對應的延時時長可以為40ns，延時檔位3對應的延時時長可以為60ns等。
[0032]在第一控制信號中包含的延時檔位信息對應延時檔位I，延時檔位I對應的延時時長為20ns，延時時長的更新周期信息為5s。則延時單元在接收到第一控制信號后，將輸入的時鐘信號進行20ns的延時，并在5s后，向控制器反饋延時時長的更新周期已經達到，此時，控制器可以重新為延時單元分配延時時長信息以及延時時長的更新周期信息。
[0033]需要注意的是，控制器隨機地為延時單元分配延時時長信息以及延時時長的更新周期信息。也就是說，控制器前一次生成的第一控制信號與后一次生成的第一控制信號可以是不同的，二者之間完全不相關。
[0034]在本發明實施例中，時鐘信號加擾電路中可以只包括相位偏移單元。此時，控制器與相位偏移單元耦接，時鐘信號輸入至相位偏移單元。控制器產生第二控制信號，并輸入至相位偏移單元，以對相位偏移單元進行隨機加擾控制。
[0035]相位偏移單元包括N級延時緩沖器以及與之耦接的相位偏移選擇單元。在N級延時緩沖器中，包括N個串聯在一起的延時緩沖器，每一個延時緩沖器的延時時長可以均相同，也可以均不同。N級延時緩沖器在接收到輸入的時鐘信號時，對輸入的時鐘信號進行延時處理，生成N路延時時長各不相同的信號并輸入至相位偏移選擇單元，其中，N> I。
[0036]N的取值也可以根據實際應用場景設定，例如，設定N=7，即相位偏移單元包括7個串聯在一起的延時緩沖器。
[0037]在第二控制信號中，包含有控制相位偏移選擇單元選擇輸出的信號標識信息以及信號標識的更新周期信息，信號標識信息及其對應的更新周期信息是隨機設定的。
[0038]相位偏移選擇單元在接收到第二控制信號后，根據第二控制信號中的信號標識信息，從接收到的N級延時緩沖器輸出的N路信號中選擇對應的一路信號作為輸出。相位偏移選擇單元在接收到第二控制信號后開始計時，當計時時長達到信號標識的更新周期時向控制器反饋，以使得控制器重新配置信號標識信息以及信號標識的更新周期信息。
[0039]例如，第二控制信號中，包含的信號標識信息為2，也即從N級延時緩沖器中選擇第2路信號作為輸出。
[0040]需要注意的是，控制器隨機地為相位偏移單元分配信號標識信息以及信號標識的更新周期信息。也就是說，控制器前一次生成的第二控制信號與后一次生成的第二控制信號是不同的，二者之間完全不相關。
[0041]在本發明實施例中，時鐘信號加擾電路中可以只包括分頻單元。此時，控制器與分頻單元耦接，時鐘信號輸入至分頻單元。控制器產生第三控制信號，并輸入至分頻單元，以對分頻單元進行隨機加擾控制。在第三控制信號中，包含有控制分頻單元的分頻值以及分頻值的更新周期信息，分頻值以及對應的更新周期信息是隨機設定的。
[0042]分頻單元在接收到第三控制信號后，根據第三控制信號中的分頻值，對輸入的時鐘信號進行與分頻值對應的分頻操作。分頻單元在接收到第三控制信號后開始計時，當計時時長達到分頻值對應的更新周期時向控制器反饋，以使得控制器重新配置分頻值以及分頻值的更新周期信息。
[0043]例如，在第三控制信號中，包含的分頻值為2。分頻單元在接收到第三控制信號后，對輸入的時鐘信號進行二分頻操作。
[0044]相類似的，控制器隨機為分頻單元分配分頻值以及分頻值的更新周期信息。也就是說，控制器前一次生成的第三控制信號與后一次生成的第三控制信號是不同的，二者之間完全不相關。
[0045]在本發明實施例中，時鐘信號加擾電路中也可以包括延時單元、相位偏移單元以及分頻單元中的任意兩個單元，兩個單元串聯，且其中一個單元輸入時鐘信號，另一個單元輸出經過隨機加擾處理的時鐘信號。
[0046]例如，時鐘信號加擾電路中包括延時單元以及相位偏移單元，時鐘信號輸入至延時單元。延時單元在接收到控制器發送的第一控制信號后，對輸入的時鐘信號進行與第一控制信號對應的延時操作。經過延時處理之后的時鐘信號輸入至相位偏移單元，相位偏移單元再對經過延時處理之后的時鐘信號進行處理，輸出經過隨機加擾處理的時鐘信號。
[0047]相位偏移單元包括7級延時緩沖器以及相位偏移選擇單元，7級延時緩沖器采用7個串聯的延時緩沖器。7級延時緩沖器對經過延時處理之后的時鐘信號進行延時，生成7路延時時長各不相同的時鐘信號，并輸入至相位偏移選擇單元。
[0048]相位偏移選擇單元在接收到控制器發送的第二控制信號后，根據第二控制信號，從7路延時時長各不相同的時鐘信號中選擇一路作為輸出。
[0049]可以理解的是，當時鐘信號加擾電路中只包括延時單元以及相位偏移單元時，時鐘信號也可以先輸入至相位偏移單元。相位偏移單元在接收到第二控制信號后，從7級延時緩沖器輸出的7路信號中選擇一路作為輸出，并輸入至延時單元。延時單元在接收到第一控制信號后，將相位偏移單元的輸出信號進行對應的延時操作。
[0050]相類似的，時鐘信號加擾電路中也可以只包括延時單元與分頻單元，延時單元與分頻單元串聯。可以先將時鐘信號輸入至延時單元，將經過延時處理的時鐘信號輸入至分頻單元，以進行分頻處理;也可以先將時鐘信號輸入至分頻單元，進行分頻處理，再將經過分頻的時鐘信號輸入至延時單元進行延時操作。
[0051]時鐘信號加擾電路中也可以只包括相位偏移單元以及分頻單元，相位偏移單元與分頻單元串聯。相應地，時鐘信號也可以先輸入至相位偏移單元，將相位偏移單元的輸出作為分頻單元的輸入;也可以先將時鐘信號輸入至分頻單元，將分頻單元的輸出作為相位偏移單元的輸入。
[0052]時鐘信號加擾電路中也可以同時包括延時單元、相位偏移單元以及分頻單元。
[0053]參照圖2，給出了本發明實施例中的另一種時鐘加擾電路的結構圖。
[0054]控制器11分別與延時單元121、相位偏移單元122以及分頻單元123耦接。控制器11生成的控制信號包括:第一控制信號、第二控制信號以及第三控制信號，其中:第一控制信號用于對延時單元121進行控制，第二控制信號用于對相位偏移單元122進行控制，第三控制信號用于對分頻單元123進行控制。
[0055]時鐘信號CLKIN輸入至延時單元121。當延時單元121接收到第一控制信號時，根據第一控制信號中的延時檔位信息，選擇與延時檔位信息對應的延時時長，并對輸入的時鐘信號CLKIN進行相應的延時處理。經過延時處理的時鐘信號輸入至相位偏移單元122。
[0056]相位偏移單元122包括7級延時緩沖器1221以及相位偏移選擇單元1222。7級延時緩沖器包括7個延時緩沖器，依次為D1-D7,將經過延時處理的時鐘信號進行處理，生成7路延時時長各不相同的信號并輸入至相位偏移選擇單元1222。相位偏移選擇單元1222根據接收到的第二控制信號，從7路信號中選擇一路信號并輸入至分頻單元123。
[0057]分頻單元123根據接收到的第三控制信號，對接收到的相位偏移選擇單元1222輸出的信號進行相應分頻值的分頻操作，最終得到的分頻信號即為經過隨機加擾處理的時鐘信號 CLKOUT。
[0058]可以理解的是，延時單元、相位偏移單元以及分頻單元三者之間還可以存在多種其他形式的連接關系，并不僅限于本發明實施例的圖2中提供的連接示意圖。
[0059]例如，將時鐘信號先輸入至分頻單元先進行分頻操作，分頻后的時鐘信號輸入至延時單元，經過延時的時鐘信號再輸入至相位偏移單元進行選擇，最終選擇的信號即作為輸出的時鐘信號，也即經過隨機加擾的時鐘信號。
[0060]在具體實施中，控制器可以采用軟件的方式生成控制信號，也可以采用硬件的方式生成控制信號。為實現更加快速的控制效果，在本發明一實施例中，控制器采用硬件的方式生成控制信號。
[0061 ]下面對控制器采用硬件的方式生成控制信號的流程進行說明。
[0062]在控制器中設置有掩碼寄存器。掩碼寄存器可以生成η位二進制數的掩碼，并與η位二進制的隨機數進行位與操作，得到的η位二進制數的位與結果即可作為控制器生成的控制信號，也即控制器生成的控制信號為η位二進制數。
[0063]當控制信號包括多種時，可以將η位二進制數的位與結果劃分成相互獨立的數據塊，不同數據塊對應于不同的控制信號。例如，η = 32，控制信號包括第一控制信號、第二控制信號以及第三控制信號，則將32位二進制數劃分成3個數據塊，第一數據塊為32位二進制數的第O?7位，對應為第一控制信號;第二數據塊為32位二進制數的第8?15位，對應為第二控制信號;第三數據塊為32位二進制數的第16?31位，對應為第三控制信號。
[0064]η位二進制數的隨機數可以采用外設的隨機數發生器生成，也可以采用控制器內部的隨機數發生器生成。
[0065]η的大小可以與時鐘信號加擾電路中所包含的單元數相關。時鐘信號加擾電路中的單元數越多，也即控制器所要生成的控制信號的個數越多，η可以越大;相應地，時鐘信號加擾電路中的單元數越小，也即控制器所要生成的控制信號的個數越小，η可以越小。
[0066]例如，時鐘信號加擾電路中只包括相位偏移單元時，控制器只需要生成第二控制信號，此時η = 8。又如，時鐘信號加擾電路中同時包括延時單元以及相位偏移單元，此時，控制器需要生成第一控制信號以及第二控制信號，可以設置η = 16。又如，時鐘信號加擾電路中同時包括延時單元、相位偏移單元以及分頻單元時，控制器需要生成第一控制信號、第二控制信號以及第三控制信號，則可以設置η = 32。
[0067]可以理解的是，η的大小也可以與時鐘信號加擾電路中所包含的單元數無關，η為固定值，也即無論時鐘信號加擾電路中包括多少個單元，η的取值不變。例如，設定η = 32，當時鐘信號加擾電路中只包括相位偏移單元時，ri = 32;當時鐘信號加擾電路中同時包括延時單元、相位偏移單元以及分頻單元時，η仍然為32。
[0068]當η為固定值時，若時鐘信號加擾電路中包含的單元較少，則可以只選取其中的一部分作為控制信號，其余位數置零。
[0069]例如，當時鐘信號加擾電路中只包括相位偏移單元時，可以只選取其中的第O?7位作為第二控制信號，其余的位數全部置零。
[0070]在本發明實施例中，η位二進制數的位與結果中，每一個控制信號對應的數據塊還可以劃分成兩個部分。例如，將第一控制信號對應的數據塊劃分成兩個部分，第一部分的數據表示為延時時長信息，第二部分的數據表示為延時時長的更新周期信息。
[0071]當時鐘信號加擾電路中同時包括延時單元、相位偏移單元以及分頻單元時，可以將三個數據塊均劃分成兩個部分，其中:
[0072]第一控制信號為第O?m位二進制數，其中:第O?nu位二進制數為控制延時單元的延時時長信息，第nu+1?m位二進制碼為延時時長的更新周期信息；
[0073]第二控制信號為第ηι+1?Π2位二進制數，其中:第m+1?m2位二進制數為控制相位偏移選擇單元選擇的信號標識信息，第m2+l?n2位二進制數為選擇的信號標識的更新周期信息；
[0074]第三控制信號為Π2+1?η位二進制數，其中:第Π2+1?m3位二進制數為控制所述分頻單元的分頻值，第m3+l?η位二進制數為所述分頻值的更新周期信息;m、η2、η滿足m<η2<n。
[0075]在本發明一實施例中，η = 32，其中:
[0076]第O?7位二進制數對應第一控制信號，其中:第O?3位二進制數為第一控制信號中的延時時長信息，第4?7位二進制數表示為延時時長信息對應的更新周期信息；
[0077]第8?15位二進制數對應第二控制信號，其中:第8?11位二進制數為第二控制信號中的信號標識信息，第12?15位二進制數為信號標識對應的更新周期信息；
[0078]第16?31位二進制數對應第三控制信號，其中:第15?23位二進制數為第三控制信號中的分頻值，第24?31位二進制數為分頻值對應的更新周期信息。
[0079]在本發明實施例中，由于η位二進制數的掩碼與η位二進制隨機數進行位與操作，因此得到的位與結果中，每一個數據塊中的數值都是隨機的。也即第一控制信號、第二控制信號以及第三控制信號對應的二進制數均可能是隨機的。
[0080]為避免上述三種控制信號中的某一個值偏大或者偏小，可以針對每一個控制信號對應的二進制數設置對應的限制值，來限制每一個控制信號對應的二進制數的取值范圍。[°081 ]例如，在第O?m位二進制數，針對O?mi位二進制數，限值其取值范圍為十進制數I?6，當位與結果中的第O?m位二進制數對應的十進制數為O時，則自動將位與結果中的第O?m位二進制數置為001;當位與結果中的第O?m位二進制數對應的十進制數為7時，則自動將位與結果中的第O?nu位二進制數置為110。
[0082]相應地，第mi+1?m位二進制數、第ηι+1?m2位二進制數、第Π12+1?Π2位二進制數、
第Π2+1?m3位二進制數以及第Π13+1?η位二進制數均可以存在與之--對應的限制值，這些限制值可以根據實際的需要進行預先設定。
[0083]在本發明實施例中，可以在控制器中設置有限制值寄存器，將預先設定的限制值預先存儲在限制值寄存器中。
[0084]結合圖2，在η位二進制數的位與結果中，η可以被劃分成3個數據塊，每一個數據塊分別對應一個控制信號。控制器可以調整掩碼寄存器所生成的η位二進制碼，來確定是否控制某個單元執行隨機加擾操作。
[0085]例如，在η位二進制掩碼中，第ηι+1?Π2位二進制數被全部置為O，則與η位隨機數進行位與操作后，得到的η位二進制數的位與操作中的第m+1?η2位二進制數全為O。此時，控制器沒有控制相位偏移單元對時鐘信號進行隨機控制操作，相位偏移單元可以選擇固定的信號標識作為輸出。
[0086]相類似地，在η位二進制掩碼中，當第O?m位二進制數被全部置為O時，延時單元選擇固定的延時檔位對輸入時鐘信號進行延時；當第n2+l?η位二進制數被全部置為O時，分頻單元的分頻值也為一固定值。
[0087]也就是說，當時鐘信號加擾電路中同時包括延時單元、相位偏移單元以及分頻單元時，可以通過對控制信號的設置，來選擇其中的一個或多個對輸入的時鐘信號進行隨機加擾處理。
[0088]可以理解的是，在本發明其他實施例中，上述η的取值、η位二進制數的位與結果的劃分等還可以存在其他的形式，此處不做贅述。
[0089]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種時鐘加擾電路，其特征在于，包括:控制器以及時鐘信號加擾電路，其中: 所述控制器，與所述時鐘信號加擾電路耦接，適于生成控制信號并輸入至所述時鐘信號加擾電路； 所述時鐘信號加擾電路，適于接收所述控制信號，對輸入的時鐘信號進行隨機加擾處理。2.如權利要求1所述的時鐘加擾電路，其特征在于，所述時鐘信號加擾電路適于對所述輸入的時鐘信號的相位或頻率中的至少一種進行隨機加擾處理。3.如權利要求2所述的時鐘加擾電路，其特征在于，所述時鐘信號加擾電路包括以下至少一種:延時單元、相位偏移單元、分頻單元，其中: 所述延時單元，與所述控制器耦接，適于接收所述控制器生成的第一控制信號，對所述輸入的時鐘信號進行隨機延時操作； 所述相位偏移單元，與所述控制器耦接，適于接收所述控制器生成的第二控制信號，對所述輸入的時鐘信號進行多路延時并從中選擇一路延時信號作為輸出； 所述分頻單元，與所述控制器耦接，適于接收所述控制器生成的第三控制信號，對所述輸入的時鐘信號進行隨機分頻處理。4.如權利要求3所述的時鐘加擾電路，其特征在于，所述相位偏移單元包括:N級延時緩沖器以及相位偏移選擇單元，其中: 所述N級延時緩沖器，與所述相位偏移選擇單元耦接，包括N個延時緩沖器，適于將所述輸入的時鐘信號進行延時處理，生成N路延時時長各不相同的信號并輸入至所述相位偏移選擇單元，N>1; 所述相位偏移選擇單元，與所述控制器耦接，適于接收所述控制器生成的第二控制信號，從所述N路延時時長各不相同的信號中隨機選擇一路輸出。5.如權利要求3所述的時鐘加擾電路，其特征在于，所述時鐘信號加擾電路包括延時單元、相位偏移單元以及分頻單元中的任意兩個單元，所述任意兩個單元串聯，且其中一個單元輸入所述時鐘信號，另一個單元輸出經過隨機加擾處理的時鐘信號。6.如權利要求3所述的時鐘加擾電路，其特征在于，所述時鐘信號加擾電路包括:串聯連接的所述延時單元、所述相位偏移單元以及所述分頻單元。7.如權利要求3所述的時鐘加擾電路，其特征在于，所述控制器包括:掩碼寄存器，所述掩碼控制器適于生成η位二進制數的掩碼，并與相同位數的隨機數進行位與操作，得到的位與結果為η位二進制數;所述位與結果為所述控制信號，包括以下至少一種:所述第一控制信號、所述第二控制信號以及所述第三控制信號。8.如權利要求7所述的時鐘加擾電路，其特征在于，所述控制信號包括所述第一控制信號、所述第二控制信號以及所述第三控制信號，其中: 所述第一控制信號為第O?m位二進制數，其中:第O?nu位二進制數為控制所述延時單元的延時時長信息，第mi+1?m位二進制數為所述延時時長的更新周期信息； 所述第二控制信號為第m+l?n2位二進制數，其中:第m+1?!112位二進制數為控制所述相位偏移選擇單元選擇的信號標識信息，第m2+l?112位二進制數為所述選擇的信號標識的更新周期信息； 所述第三控制信號為第Π2+1?η位二進制數，其中:第Π2+1?m3位二進制數為控制所述分頻單元的分頻值，第m3+l?η位二進制數為所述分頻值的更新周期信息； 其中，0〈mi〈m〈m2<n2〈m3<n。9.如權利要求8所述的時鐘加擾電路，其特征在于，所述控制器還包括:限制值寄存器，適于對第O?mi位二進制數、第mi+1?m位二進制數、第ηι+1?m2位二進制數、第Π12+1?Π2位二進制數、第Π2+1?m3位二進制數以及第m3+l?η位二進制數的數值進行限制。
【文檔編號】G06K19/073GK105894079SQ201610255899
【公開日】2016年8月24日
【申請日】2016年4月22日
【發明人】陳誠, 陳光勝, 潘松, 崔健, 王銳
【申請人】上海東軟載波微電子有限公司