時鐘域交互的電路及方法
【專利摘要】本發明提供一種時鐘域交互的電路及方法，包括源時鐘、同步單元、循環累加器、標準分頻門限判斷單元、或門、反相器、與門以及ICG gating單元；所述源時鐘分別連接循環累加器、ICG gating單元的CK端和同步單元；所述同步單元連接分頻系數和標準分頻門限判斷單元；所述標準分頻門限判斷單元還連接循環累加器，并輸出clken信號和控制時鐘的enable源信號，所述enable源信號連接與門；或門分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器連接與門，與門再連接所述ICG gating單元的Enable端，使所述ICG gating單元產生clk_out信號。本發明電路及方法的交互面積小,功耗低、效率高，使每個模塊都可以運行在最高頻率。
【專利說明】
時鐘域交互的電路及方法
技術領域
[0001]本發明涉及一種芯片設計領域，特別涉及一種芯片的時鐘域交互的電路及方法。
【背景技術】
[0002]隨著芯片設計中的電路功能越來越多，而每個模塊對頻率的需求是不一樣的，比如模塊A最高可以工作在200MHz，模塊B最高可以工作在10MHz.在傳統的解決方法中，可以讓所有電路都運行在所有模塊中運行頻率最低的時鐘頻率下，這樣來簡化設計難度。但是當前技術中為了讓所有模塊都可以工作在自己的最高頻率以提高系統整體性能，所以越來越多的芯片中出現大量的工作在相同相位但是不同頻率時鐘下面的電路模塊。但是這樣又帶來一個新的問題，就是不同頻率之間的電路信號交互如何進行，當前技術通常解決方法是通過握手信號方式完成信號交互，比如模塊A向B發出信號，先需要A時鐘域中發出一個請求信號，在模塊B的時鐘采集到A的請求信號后，使用B的時鐘域發出收到確認信號到A，然后A時鐘域的時鐘采集到確認信號后則可以發送下一個信息，這種方式的缺點很明顯就是效率太低，不能每一時鐘節拍完成一次交互。
[0003]如圖1所示，為clken(時鐘有效)信號的時序，圖中CLK高頻時鐘，PERIPHCLK為低頻時鐘，PERIPHCLKEN是用于兩個時鐘域交互的時鐘有效信號，應用時只需要把PERIPHCLKEN信號送到高頻CLK時鐘域用于通知高頻時鐘域在哪個高頻時鐘沿時低頻時鐘有效，高頻時鐘域以此為依據對低頻時鐘域信號進行采樣，即完成了數據交互，不再需要向高頻時鐘域送低頻時鐘PERIPHCLK。
[0004]再如圖2所示，是一個典型的ICG門控時鐘單元的內部結構示意圖，功能是當Enable控制端為I時，輸入時鐘clk_in可以傳輸到clk_out，如果Enable控制端為O時，輸出clk_out始終為O。
【發明內容】
[0005]本發明要解決的技術問題，在于提供一種時鐘域交互的電路方法，使用電路產生clken(時鐘有效)信號進行不同頻率相同相位時鐘域之間的信號交互，具體方法是低頻時鐘產生的時候同時產生一個clken(時鐘有效)信號，這個信號送到高頻時鐘域用于通知高頻時鐘域在哪個高頻時鐘沿時低頻時鐘有效，高頻時鐘域以此為依據對低頻時鐘域信號進行采樣，即完成了數據交互。
[0006]本發明電路是這樣實現的:一種時鐘域交互的電路，包括源時鐘、同步單元、循環累加器、標準分頻門限判斷單元、或門、反相器、與門以及ICG gating單元；
[0007]所述源時鐘是分頻前的時鐘，分別連接所述循環累加器、所述ICGgating單元的CK端和所述同步單元；
[0008]所述同步單元連接分頻系數和所述標準分頻門限判斷單元；
[0009]所述標準分頻門限判斷單元還連接所述循環累加器，并輸出clken信號和控制時鐘的enabIe源信號，所述enabIe源信號連接所述與門；
[0010]所述或門分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器連接所述與門，所述與門再連接所述ICG gating單元的Enable端，使所述ICG gating單元產生clk_out信號。
[0011]進一步的，所述標準分頻門限判斷單元分為第一標準分頻門限判斷單元和第二標準分頻門限判斷單元；
[0012]所述第一標準分頻門限判斷單元分別連接所述循環累加器和所述同步單元并輸出clken信號；
[0013]所述第二標準分頻門限判斷單元分別連接所述循環累加器和所述同步單元并輸出控制時鐘的enab I e源信號。
[0014]進一步的，所述第一標準分頻門限判斷單元和第二標準分頻門限判斷單元結構相同，均包括分頻系數減一單元、第一比較器單元、第二比較器單元以及電平輸出單元；
[0015]所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元；
[0016]所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元；
[0017]所述第二比較器單元分別連接所述低電平零信號和所述電平輸出單元。
[0018]本發明方法是這樣實現的:一種時鐘域交互的方法，提供本發明所述的電路，所述方法包括:
[0019](I)所述同步單元負責使用源時鐘對分頻系數進行兩級同步處理并送往所述標準分頻門限判斷單元；
[0020]所述循環累加器使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元；
[0021](2)所述標準分頻門限判斷單元接收累加值及同步后的分頻系數后，控制所述循環累加器進行累計回零操作，并負責輸出輸出clken和控制時鐘的enable源信號；
[0022](3)所述或門將電源域開關狀態和時鐘開關控制兩個信號進行邏輯處理后經反相器送往與門；
[0023](4)所述與門將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述ICG gating單元的Enable端；
[0024](5)所述ICG gat ing單元根據Enable端的控制信號和CK端的源時鐘產生一個clk_out信號;產生的時序為:當CK端的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到clk_out輸出端。
[0025]進一步的，所述步驟(2)中，所述標準分頻門限判斷單元對接收的累加值和分頻系數進行判斷，當累加值等于分頻系數減一的值時，控制所述循環累加器進行累加回零操作；并在累加值為O時將所述循環累加器的輸出信號置為I，且輸出時鐘的初始狀態為零。
[0026]本發明具有如下優點:
[0027](I)本發明使用clken的信號進行交互，相較當前現有技術的握手交互方式，交互面積更小，功耗更低，交互效率更高；
[0028](2)本發明每個模塊都可以運行在最高頻率；
[0029](3)本發明同時產生時鐘和clken，分別給需要時鐘的模塊和需要clken的模塊。
【附圖說明】
[0030]下面參照附圖結合實施例對本發明作進一步的說明。
[0031]圖1為時鐘有效信號時序示意圖。
[0032]圖2為ICG門控時鐘模塊結構圖。
[0033]圖3為本發明時鐘域交互的電路的原理結構框圖。
[0034]圖4為本發明時鐘域交互的電路中的標準分頻門限判斷單元的原理結構框圖。
[0035]圖5為在3分頻配置下，本發明電路的elk和clken輸出和內部累加器值的時序示意圖。
【具體實施方式】
[0036]請參閱圖3所示，為一本發明時鐘域交互的電路的較佳實施例，其包括源時鐘100、同步單元200、循環累加器300、標準分頻門限判斷單元400、或門500、反相器600、與門700以及ICG gating單元800;
[0037]所述源時鐘100是分頻前的時鐘，分別連接所述循環累加器300、所述ICGgating單元800的CK端和所述同步單元200;
[0038]所述同步單元200連接分頻系數和所述標準分頻門限判斷單元400 ；
[0039]所述標準分頻門限判斷單元400還連接所述循環累加器300，并輸出clken信號和控制時鐘的enab I e源信號，所述enab I e源信號連接所述與門700 ；
[0040]所述或門500分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器600連接所述與門700，所述與門700再連接所述ICG gat ing單元800的Enable端，使所述ICGgating單元800產生clk_out信號。
[0041 ]其中，
[0042]所述源時鐘100是分頻前的時鐘；
[0043]所述同步單元200負責使用源時鐘對分頻系數進行兩級同步處理到當前的源時鐘的時鐘域;分頻系數為分頻的比值，比如系數為2則表示1/2倍分頻，系數為3表示1/3倍分頻，系數最小值為2;
[0044]所述循環累加器300負責使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元400，并受標準分頻門限判斷單元400的控制進行累加回零操作；累加回零是指將累加值清零并重新從零開始累加；
[0045]所述標準分頻門限判斷單元400負責接收循環累加器300的累加值后控制循環累加器300回零并負責輸出輸出clken和控制時鐘的enable源信號，當累加值等于分頻系數減一的值后控制循環累加器300進行累加回零操作；
[0046]所述或門500負責將電源域開關狀態和時鐘開關控制兩個信號進行邏輯或處理后送往與門700;其中，電源域開關狀態和時鐘開關控制兩個信號都是高電平有效，分別代表關閉電源域電源和關閉時鐘控制，使用或門500實現了任何一個控制為高電平有效時，輸出結果就為高，如果兩個控制信號都為無效的低電平，或門輸出為低.然后經過一個反相器600，讓電平反向；
[0047]所述與門700負責將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述ICG gating單元800的Enable端；其中，
[0048]所述ICG gat ing單元800負責根據Enable端的控制信號和CK端的源時鐘產生一個clk_out信號;產生時序為:當CK的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到clk_out輸出端。
[0049]該較佳實施例中，所述標準分頻門限判斷單元400分為第一標準分頻門限判斷單元401和第二標準分頻門限判斷單元402;所述第一標準分頻門限判斷單元401分別連接所述循環累加器300和所述同步單元200并輸出clken信號;所述第二標準分頻門限判斷單元402分別連接所述循環累加器300和所述同步單元200并輸出控制時鐘的enable源信號。將所述標準分頻門限判斷單元400分為第一標準分頻門限判斷單元401和第二標準分頻門限判斷單元402分開的好處是可以讓clken和時鐘電路分開，在做sta(靜態時序分析)時更便于時序收斂。
[0050]如圖4所示，所述第一標準分頻門限判斷單元401和第二標準分頻門限判斷單元402結構相同，均包括分頻系數減一單元411、第一比較器單元412、第二比較器單元413以及電平輸出單元414;所述循環累加器300的輸出分別連接所述第一比較器單元412和第二比較器單元412;所述分頻系數減一單元411分別連接所述同步單元200和所述第一比較器單元412;所述第二比較器單元413分別連接所述低電平零信號和所述電平輸出單元414。
[0051 ]其中，
[0052]所述分頻系數減一單元411用于對同步后的分頻系數值減一之后輸出到第一比較器單元412;
[0053]所述第一比較器單元412用于將減一之后的分頻系數和循環累加器300輸出值進行比較后，輸出比較結果到循環累加器300用于clken的產生；當分頻系數和循環累加器300輸出值相等時將相等的比較結果送往循環累加器300進行累加回零操作；
[0054]所述第二比較器單元413用于將循環累加器300輸出值和低電平零進行比較，并將比較結果送往電平輸出單元414;
[0055]所述電平輸出單元414用于在循環累加器300輸出值和低電平零進行比較結果為相等時，輸出讓門控時鐘打開的高電平，否則輸出讓門控時鐘關閉的低電平。
[0056]基于上述本發明時鐘域交互的電路，本發明時鐘域交互的方法包括:
[0057](I)所述同步單元200使用源時鐘對分頻系數進行兩級同步處理并送往所述標準分頻門限判斷單元；
[0058]所述循環累加器300使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元400;
[0059](2)所述標準分頻門限判斷單元400接收累加值及同步后的分頻系數后，控制所述循環累加器300進行累加回零操作，并負責輸出輸出clken和控制時鐘的enable源信號；其控制的具體過程是:所述標準分頻門限判斷單元400對接收的累加值和分頻系數進行判斷，當累加值等于分頻系數減一的值時，控制所述循環累加器300進行累加回零操作;并在累加值為O時將所述循環累加器300的輸出信號置為I，且輸出時鐘的初始狀態為零。
[0060](3)所述或門500將電源域開關狀態和時鐘開關控制兩個信號進行邏輯處理后經反相器送往與門；其中，電源域開關狀態和時鐘開關控制兩個信號都是高電平有效，分別代表關閉電源域電源和關閉時鐘控制，使用或門500實現了任何一個控制為高電平有效時，輸出結果就為高，如果兩個控制信號都為無效的低電平，或門輸出為低.然后經過反相器600讓電平反向；
[0061](4)所述與門將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述ICG gating單元800的Enable端；
[0062](5)所述ICG gat ing單元800根據Enable端的控制信號和CK端的源時鐘產生一個clk_out信號;產生的時序為:當CK端的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到cl k_out輸出端。
[0063]再如圖5所示，其為在3分頻配置下，本發明電路的elk和clken輸出和內部累加器值的時序示意圖。從圖中可以看出:源時鐘CK經過本發明的電路后，會產生兩個輸出時鐘有效信號clker^Pclk_out.時鐘有效信號clken可以用于給高頻時鐘CK時鐘域用于時鐘域交互，clk_out用于給低頻時鐘域clk_out時鐘域作為工作時鐘。
[0064]雖然以上描述了本發明的【具體實施方式】，但是熟悉本技術領域的技術人員應當理解，我們所描述的具體的實施例只是說明性的，而不是用于對本發明的范圍的限定，熟悉本領域的技術人員在依照本發明的精神所作的等效的修飾以及變化，都應當涵蓋在本發明的權利要求所保護的范圍內。
【主權項】
1.一種時鐘域交互的電路，其特征在于:包括源時鐘、同步單元、循環累加器、標準分頻門限判斷單元、或門、反相器、與門以及ICG gating單元； 所述源時鐘是分頻前的時鐘，分別連接所述循環累加器、所述ICG gating單元的CK端和所述同步單元； 所述同步單元連接分頻系數和所述標準分頻門限判斷單元； 所述標準分頻門限判斷單元還連接所述循環累加器，并輸出clken信號和控制時鐘的enab I e源信號，所述enab I e源信號連接所述與門； 所述或門分別接收電源域開關狀態信號和時鐘開關控制信號，并通過反相器連接所述與門，所述與門再連接所述ICG gating單元的Enable端，使所述ICG gating單元產生clk_out{曰 ο2.根據權利要求1所述的時鐘域交互的電路，其特征在于: 所述標準分頻門限判斷單元分為第一標準分頻門限判斷單元和第二標準分頻門限判斷單元； 所述第一標準分頻門限判斷單元分別連接所述循環累加器和所述同步單元并輸出c I ken信號； 所述第二標準分頻門限判斷單元分別連接所述循環累加器和所述同步單元并輸出控制時鐘的enab I e源信號。3.根據權利要求2所述的時鐘域交互的電路，其特征在于:所述第一標準分頻門限判斷單元和第二標準分頻門限判斷單元結構相同，均包括分頻系數減一單元、第一比較器單元、第二比較器單元以及電平輸出單元； 所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元； 所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元； 所述第二比較器單元分別連接所述低電平零信號和所述電平輸出單元。4.一種時鐘域交互的方法，其特征在于:提供如權利要求1所述的電路，所述方法包括: (1)所述同步單元使用源時鐘對分頻系數進行兩級同步處理并送往所述標準分頻門限判斷單元； 所述循環累加器使用源時鐘進行計數累加，累加值從零開始累加，并將累加值送往所述標準分頻門限判斷單元； (2)所述標準分頻門限判斷單元接收累加值及同步后的分頻系數后，控制所述循環累加器進行回零操作，并負責輸出輸出clken和控制時鐘的enable源信號； (3)所述或門將電源域開關狀態和時鐘開關控制兩個信號進行邏輯處理后經反相器送往與門； (4)所述與門將控制信號和門限判斷單元輸出后信號進行邏輯與處理后送往所述ICGgating 單元的Enable 端； (5)所述ICGgating單元根據Enable端的控制信號和CK端的源時鐘產生一個clk_out信號;產生的時序為:當CK端的上升沿采樣到Enable為高時，會將CK信號的時鐘緊接著的一個高電平送到clk_out輸出端。5.根據權利要求4所述的時鐘域交互的方法，其特征在于: 所述步驟(2)中，所述標準分頻門限判斷單元對接收的累加值和分頻系數進行判斷，當累加值等于分頻系數減一的值時，控制所述循環累加器進行累加回零操作;并在累加值為O時將所述循環累加器的輸出信號置為I，且輸出時鐘的初始狀態為零。6.根據權利要求4或5所述的時鐘域交互的方法，其特征在于: 所述標準分頻門限判斷單元分為第一標準分頻門限判斷單元和第二標準分頻門限判斷單元;所述第一標準分頻門限判斷單元分別連接所述循環累加器和所述同步單元并輸出clken信號;所述第二標準分頻門限判斷單元分別連接所述循環累加器和所述同步單元并輸出控制時鐘的enab I e源信號。7.根據權利要求6所述的時鐘域交互的方法，其特征在于:所述第一標準分頻門限判斷單元和第二標準分頻門限判斷單元結構相同，均包括分頻系數減一單元、第一比較器單元、第二比較器單元以及電平輸出單元； 所述循環累加器的輸出分別連接所述第一比較器單元和第二比較器單元； 所述分頻系數減一單元分別連接所述同步單元和所述第一比較器單元； 所述第二比較器單元分別連接所述低電平零信號和所述電平輸出單元。
【文檔編號】G06F1/12GK105892559SQ201610263747
【公開日】2016年8月24日
【申請日】2016年4月26日
【發明人】廖裕民, 陳麗君
【申請人】福州瑞芯微電子股份有限公司