Ddr3接口中的fpga設備的復位、讀寫校準方法及設備的制造方法
【技術領域】
[0001]本發明涉及通信技術領域，尤其是涉及一種應用在第三代雙倍數據速率(DoubleData Rate 3，DDR3)接口中的現場可編程門陣列的數據讀、寫校準方法及現場可編程門陣列設備(Field Programmable Gate Array，FPGA)。
【背景技術】
[0002]在傳統設計[CN201310180043.8]中FPGA往往作為DDR控制器對主存儲器進行訪存相關操作進行合理調度，縮短訪存時間，提高主存儲器的帶寬目的，對于將FPGA作為DDR存儲器一端的設計比較少見。[CN200910119666.8]提出了一種FPGA位于DDR存儲器一端的設計，該設計能夠接受來自DDR控制器的讀寫操作。
[0003]但隨著集成電路的飛速發展，處理器主頻和帶寬有了很大的提高，處理器上會集成多個DDR控制器，這些DDR控制器進行了多次版本升級，以滿足不斷推出的高速度、高帶寬、大容量主存儲器。根據 2010 年 JEDEC (Joint Electronic Devices EngineeringCouncil，聯合電子器件與設備委員會)頒布了新一代內存規范JESD79-3E(即DDR3內存規范)，DDR3控制器向DDR3存儲器發出復位、讀寫校準、讀寫操作等命令，DDR3存儲器按照規范定義正確響應接收到的命令，完成數據的讀寫工作。現有技術[CN200910119666.8]提出了一種FPGA位于DDR存儲器一端的設計方法沒有復位控制功能和讀寫校準功能(WriteLeveling and Read Leveling)，不符合規范的流程要求，因此，無法滿足DDR3控制器需求。
[0004]本發明主要提供了一種DDR3接口中的FPGA的復位、寫校準、讀校準的操作方法，使得DDR3控制器和FPGA組成的DDR3系統滿足規范需求。
【發明內容】
[0005]為解決上述問題，本發明特提供了一種DDR3接口中的FPGA的復位、寫校準、讀校準的操作方法及FPGA設備，提出了一種滿足DDR3規范的DDR3系統。
[0006]—種DDR3接口中FPGA設備的復位操作方法包括以下步驟:
FPGA設備上電后等待電源和時鐘穩定；
FPGA設備接收來自DDR3接口中DDR3控制器的信息發送端口的復位管腳的復位信號(Reset)，收到Reset為高電平后，復位FPGA設備中的所有模塊。
[0007]—種DDR3接口中現場可編程門陣列FPGA設備的寫校準方法包括以下步驟:
FPGA設備接收來自DDR3控制器的信息發送端口的差分時鐘信號(CK與CK#)和時鐘使能信號(CKE);
FPGA設備將自身的時鐘信號調整為接收到的DDR3控制器的信息發送端口的時鐘信號；FPGA設備接收來自DDR3控制器的信息發送端口的操作命令后，根據DDR3控制器的信息發送端口的時鐘信號對接收到的操作命令進行譯碼，確定接收到寫校準命令；
FPGA設備接收來自DDR3控制器的信息發送端口的數據選通信號(DQS與DQS#)；
FPGA設備將接收到的差分時鐘信號(CK與CK#)對數據選通信號(DQS與DQS#)進行上升沿采樣，采樣值到數據選通信號(DQS與DQS#)為高電平時，對數據信號(DQ)賦值為I。
[0008]一種DDR3接口中現場可編程門陣列FPGA設備的讀校準方法包括以下步驟:
FPGA設備接收來自DDR3接口中DDR3控制器的信息發送端口的差分時鐘信號(CK與CK#)和時鐘使能信號(CKE);
FPGA設備將自身的時鐘信號調整為接收到的DDR3控制器的信息接收端口的時鐘信號；FPGA設備接收來自DDR3控制器的信息發送端口的操作命令后，根據DDR3控制器的信息發送端口的時鐘信號對接收到的操作命令進行譯碼，確定接收到讀校準命令；
FPGA設備按照DDR3控制器的信息接收端口的時鐘信號，將固定輸出突發長度為8bits的“O 111 I”數據輸出DDR3控制器。
[0009]一種DDR3接口中的FPGA設備，通過FPGA設備作為DDR3系統中的DDR3 memory—側，FPGA根據DDR3控制器的復位、寫校準、讀校準命令，完成DDR3讀寫操作前的初始化，所述FPGA設備包括鎖相環模塊、命令譯碼模塊、地址轉換模塊、數據處理模塊、數據存儲模塊，其中:
鎖相環模塊，用于接收DDR3控制器的信息發送端口的時鐘信號，并將接收到的時鐘信號進行相位和頻率調整后作為命令譯碼模塊、地址轉換模塊、數據處理模塊和數據儲存模塊的時鐘信號；
命令譯碼模塊，用于根據DDR3控制器的信息發送端口的時鐘信號，對來自DDR3控制器的操作命令進行譯碼，將譯碼后的操作命令發送到數據處理模塊；
地址轉換模塊，用于在接收到來自DDR3控制器的操作命令后，根據DDR3控制器的信息發送端口的時鐘信號，將來自DDR3控制器的外部輸入地址轉換為FPGA設備內部存儲地址；數據處理模塊，用于接收命令譯碼模塊的操作命令，根據操作命令進行復位、寫校準、讀校準、ZQ校準操作、寫操作和讀操作；
數據存儲模塊，用于存儲數據。
[0010]本發明的優點在于:通過FPGA設備作為DDR3系統中的DDR3 memory—側，FPGA根據DDR3控制器的復位、寫校準、讀校準命令，完成DDR3讀寫操作前的初始化。提出了一種由DDR3控制器與FPGA組成的DDR3系統，該系統能夠按照DDR3規范完成數據的接收和發送。
【附圖說明】
[0011]圖1為本發明的DDR3接口中的FPGA設備的復位操作的執行示意圖；
圖2為本發明的DDR3接口中的FPGA設備的寫校準操作的執行示意圖；
圖3為本發明的DDR3接口中的FPGA設備的讀校準操作的執行示意圖；
圖4為本發明的在DDR3接口中實現寫校準的FPGA設備結構示意圖；
圖5為本發明的在DDR3接口中實現讀校準的FPGA設備結構示意圖；
圖6為本發明的同時在DDR3接口中實現復位、寫校準、讀校準、ZQ校準、寫操作、讀操作的FPGA設備結構示意圖。
【具體實施方式】
[0012]為了滿足DDR3系統的要求，本發明提出了擴展現場可編程門陣列(FieldProgrammable Gate Array, FPGA)設備的功能，使其與DDR3控制器配合組成DDR3系統，該系統按照DDR3規范要求進行復位、讀寫校準操作。
[0013]下面結合說明書附圖對本發明實施例進行詳細描述。
[0014]在由DDR3控制器和FPGA設備組成的DDR3系統中，DDR3控制器與FPGA設備間可以通過DDR3規范定義的信號線進行通信，FPGA設備的操作包括復位、寫校準、讀校準，下面分別對復位、寫校準、讀校準方法進行描述。
[0015]如圖1所示，為本發明DDR3接口中的FPGA設備的復位操作的執行示意圖，所述FPGA設備的復位操作包括以下步驟:
步驟101:FPGA設備上電后等待電源和時鐘穩定。
[0016]步驟102:FPGA設備接收來自DDR3接口中DDR3接口控制器的信息發送端口的復位管腳的復位信號，檢測到Reset為低電平后，復位FPGA設備中的所有功能模塊。
[0017]FPGA設備復位過程采用自身的參考時鐘，一旦電源和時鐘穩定后會進行設備內部復位，再等待DDR3控制器的復位信號。
[0018]DDR3接口控制器的信息發送端口的復