多處理器上電復位電路的制作方法
【技術領域】
[0001]本發明涉及一種多處理器上電復位電路。
【背景技術】
[0002]現場可編程門陣列FPGA(Field Program Gate Array)器件具有豐富10(輸入輸出)管腳，可方便連接各種外部設備；具備任務并行執行性，以及有軟核、能進行二次開發等特點。數字信號處理器DSP (Digital Signal Processor)具有高效數據處理能力和方便靈活的調試開發環境等特點。通用處理器GPP (General Purpose Processor)能夠有效支持這些非數字信號處理類的控制密集型應用。融合以上三者的特點，構建FPGA+DSP+GPP架構的多處理器數字系統在通信、雷達、聲納、遙感以及圖像處理等信號信息處理領域得到了越來越廣泛的應用。其中FPGA進行硬件擴展以實現系統控制和數據接口功能，DSP通過靈活的軟件編程來適應處理問題的變化和算法的發展，GPP用于協議解析控制和信息融合。數字系統上電復位電路設計是系統設計中十分關鍵的環節，處理不當會產生亞穩壓現象，影響系統的穩定性。現有上電復位電路為電源監控復位芯片復位CPLD，CPLD根據不同器件復位電平及脈沖持續時間的要求生成對應的復位脈沖信號。該電路會存在DSP/GPP執行系統初始化時，FPGA還未加載成功，導致配置FPGA寄存器失敗，從而導致系統初始化失敗。現有技術為了解決DSP/GPP執行FPGA寄存器系統初始化配置時，FPGA仍未加載成功的問題，基本上都是在DSP/GPP初始化時設置一個較長FPGA加載等待時間，以保證DSP/GPP在配置FPGA寄存器時，FPGA已經加載成功。該電路雖然可以解決DSP/GPP初始化配置FPGA寄存器時，FPGA還未加載成功的問題，但是由于在設置FPGA加載等待時間時需要考慮較大的冗余，因此，將會增加額外的系統啟動時間。
【發明內容】
[0003]本發明針對DSP/GPP執行FPGA寄存器系統初始化配置時，FPGA仍未加載成功的問題，提供一種既能保證系統初始化的可靠性，又能減少上電啟動時間的多處理器上電復位電路。
[0004]本發明的上述目的可以通過以下措施來達到:一種多處理器上電復位電路，包括:主處理器、外設、復雜可編程邏輯器件CPLD和電源監控復位芯片，其中，主處理器包括現場可編程門陣列FPGA、數字信號處理器DSP和通用處理器GPP，外設包括FPGA外掛的快閃存儲器FLASH和雙倍速率同步動態隨機存儲器DDR、DSP外掛的FLASH和DDR、GPP外掛的FLASH、DDR和以太網芯片PHY，其特征在于:以CPLD為核心電路核心器件連接電源監控復位芯片、主處理器和外設，CPLD的PR0G管腳與電源監控復位芯片的復位輸出信號管腳相連，CPLD任一輸入管腳與FPGA的DONE管腳相連，CPLD任意七個輸出管腳分別與主處理器和外設的復位管腳相連。上電后，電源監控復位芯片的復位輸出信號復位CPLD ;CPLD外設復位實現邏輯根據不同外設復位電平及脈沖持續時間的要求生成對應的復位脈沖信號復位外設；CPLD可編程門陣列復位實現邏輯根據FPGA復位電平及脈沖持續時間的要求生成FPGA復位脈沖信號復位FPGA ;CPLD檢測FPGA的DONE信號是否為高電平以判斷FPGA是否加載成功；如果CPLD檢測到FPGA的DONE信號為高電平或者檢測超時，CPLD處理器復位實現邏輯根據DSP/GPP復位電平及脈沖持續時間的要求生成DSP/GPP復位脈沖信號復位DSP/GPP。
[0005]本發明相比于現有技術具有如下有益效果:
本發明采用先電源監控復位芯片給CPLD復位，再CPLD給外設復位，然后CPLD給FPGA復位，檢測FPGA加載成功或者等待FPGA加載超時后，最后CPLD給DSP/GPP復位的分級串行復位方法，確保在不增加額外延時的條件下，DSP/GPP執行FPGA寄存器系統初始化配置時，FPGA已經加載成功，既保證了系統初始化的可靠性，又減少了上電啟動時間；如果FPGA加載失敗，超時機制也能保證DSP/GPP不會一直得不到復位脈沖信號，避免整個系統癱瘓。
【附圖說明】
[0006]下面結合附圖進一步說明本發明的技術方案，但本發明所保護的內容不局限于以下所述。
[0007]圖1為本發明的多處理器上電復位電路硬件電路示意圖；
圖2為本發明的多處理器上電復位電路的復位流程示意圖；
【具體實施方式】
[0008]參閱圖1。多處理器上電復位電路包括電源監控復位芯片、CPLD、主處理器及外設，其中，主處理器包括現場可編程門陣列FPGA、數字信號處理器DSP和通用處理器GPP，外設包括FPGA外掛的快閃存儲器FLASH和雙倍速率同步動態隨機存儲器DDR、DSP外掛的FLASH和DDR、GPP外掛的FLASH、DDR和以太網芯片PHY。多處理器上電復位電路以CPLD為核心電路核心器件連接電源監控復位芯片、主處理器和外設。CPLD的PR0G管腳連接至電源監控復位芯片的復位輸出信號管腳；CPLD的外設復位輸出信號管腳分別連接至主處理器外設FLASH/DDR/PHY的RESET管腳；CPLD的FPGA復位輸出信號管腳連接至FPGA的PR0G管腳，CPLD任一輸入管腳連接至FPGA的DONE管腳，用以檢測FPGA是否加載成功；CPLD的DSP/GPP復位輸出信號管腳連接至DSP/GPP的P0R管腳。
[0009]參閱圖2。多處理器上電復位電路上電工作流程如下:
多處理器上電復位電路上電后，電源監控復位芯片產生復位脈沖信號復位CPLD。CPLD外設復位實現邏輯根據不同外設復位電平及脈沖持續時間的要求生成對應的復位脈沖信號輸出外設DDR/FLASH/PHY的RESET管腳復位外設；外設復位脈沖結束后，CPLD根據FPGA對復位電平及脈沖持續時間的要求生成FPGA復位脈沖信號輸出到FPGA的PR0G管腳復位FPGA ;CPLD在FPGA復位脈沖信號結束后將對FPGA的DONE信號管腳進行檢測，如果檢測到DONE信號管腳輸出為高電平則表明FPGA加載成功。如果FPGA加載成功，CPLD將根據DSP/GPP對復位電平及脈沖持續時間的要求立即生成DSP/GPP復位脈沖信號輸出到DSP/GPP的P0R管腳復位DSP/GPP ;如果達到超時門限還未檢測到FPGA加載成功，CPLD則根據DSP/GPP對復位電平及脈沖持續時間的要求立即生成DSP/GPP復位脈沖信號輸出到DSP/GPP的P0R管腳復位DSP/GPP。DSP/GPP加載成功后運行FPGA初始化程序，完成對FPGA相關寄存器的初始化。
【主權項】
1.一種多處理器上電復位電路，包括:主處理器、外設、復雜可編程邏輯器件CPLD和電源監控復位芯片，其中，主處理器包括現場可編程門陣列FPGA、數字信號處理器DSP和通用處理器GPP，外設包括FPGA外掛的快閃存儲器FLASH和雙倍速率同步動態隨機存儲器DDR、DSP外掛的FLASH和DDR、GPP外掛的FLASH、DDR和以太網芯片PHY，其特征在于:以CPLD為核心電路核心器件連接電源監控復位芯片、主處理器和外設，CPLD的PROG管腳連接至電源監控復位芯片的復位輸出信號管腳，CPLD任一輸入管腳連接至FPGA的DONE管腳，CPLD任意七個輸出管腳分別連接至主處理器和外設的復位管腳；上電后，電源監控復位芯片的復位輸出信號復位CPLD，復位結束后，CPLD將運行復位邏輯；CPLD復位邏輯首先根據不同外設復位電平及脈沖持續時間的要求生成對應的復位脈沖信號復位外設，然后根據FPGA復位電平及脈沖持續時間的要求生成FPGA復位脈沖信號復位FPGA ;接著檢測FPGA的DONE信號是否為高電平以判斷FPGA是否加載成功，在檢測到FPGA的DONE信號為高電平或者檢測超時，則根據DSP/GPP復位電平及脈沖持續時間的要求生成DSP/GPP復位脈沖信號復位DSP/GPPo2.根據權利要求1所述的多處理器上電復位電路，其特征在于，CPLD按生成的先后順序依次生成3類復位脈沖信號:外設復位脈沖信號、FPGA復位脈沖信號和DSP/GPP復位脈沖信號。3.根據權利要求2所述的多處理器上電復位電路，其特征在于，DSP/GPP復位脈沖信號是在CPLD檢測到FPGA加載成功后或者CPLD檢測FPGA加載成功信號超時后生成的。4.根據權利要求1所述的多處理器上電復位電路，其特征在于，FPGA加載成功的反饋信號觸發CPLD產生DSP/GPP復位脈沖信號復位DSP/GPP ;在檢測到FPGA加載成功的反饋信號置位超時，CPLD產生DSP/GPP復位脈沖信號復位DSP/GPP。5.根據權利要求1所述的多處理器上電復位電路，其特征在于，DSP/GPP復位脈沖信號是在CPLD檢測到FPGA加載成功后或者CPLD檢測FPGA加載成功信號超時后生成的。6.根據權利要求1所述的多處理器上電復位電路，其特征在于，CPLD檢測到FPGA的DONE信號設置了超時機制，當達到超時門限還沒檢測到FPGA的DONE信號為高電平，則CPLD也會產生DSP/GPP復位脈沖信號。
【專利摘要】本發明公開了一種多處理器上電復位電路，旨在提供一種既能保證多處理器運行的先后順序，又能快速完成整個系統初始化的上電復位電路。本發明通過下述技術方案予以實現：以CPLD為核心電路核心器件連接電源監控復位芯片、主處理器和外設；CPLD的PROG管腳與電源監控復位芯片的復位輸出信號管腳相連，CPLD任一輸入管腳與FPGA的DONE管腳相連，CPLD任意七個輸出管腳分別與主處理器和外設的復位管腳相連。上電后，電源監控復位芯片的復位輸出信號復位CPLD；CPLD根據不同外設復位電平及脈沖持續時間的要求生成對應的復位脈沖信號復位外設；CPLD生成FPGA復位脈沖信號復位FPGA；CPLD檢測到FPGA的DONE信號為高電平或者檢測超時，生成DSP/GPP復位脈沖信號復位DSP/GPP。
【IPC分類】G06F1/24
【公開號】CN105388982
【申請號】CN201510786439
【發明人】邵龍
【申請人】中國電子科技集團公司第十研究所
【公開日】2016年3月9日
【申請日】2015年11月16日