一種用于數據收發的自對準接口電路的制作方法
【技術領域】
[0001]本發明涉及一種用于數據收發的自對準接口電路。
【背景技術】
[0002]采用延遲鏈及邏輯調整電路來調整數據傳輸路徑上時序的做法，在高速數據傳輸接口電路上的應用十分普遍，但必須在協議層及以上各層提供傳輸協議。而通過傳感器采集大量數據并直接進行流處理的應用中，往往缺乏傳輸協議。在這種情況下，傳統調整電路得不到傳輸協議的控制，要穩定鎖定正確的數據傳輸變得非常困難。
【發明內容】
[0003]本發明的目的是提供一種用于數據收發的自對準接口電路，可主動或被動調整收發數據窗口和時鐘沿的相對位置，使本接口電路在不同工作情況下達到穩定的收發狀態。
[0004]為解決上述技術問題，本發明提供一種用于數據收發的自對準接口電路，包括接收調整電路和發送調整電路。其中，接收調整電路包括第一可配置延遲單元，用于調整輸入數據的時序的第一數據窗口整理模塊，以及用于將不同到達時間的同一拍數據整理到同樣的時鐘沿的數據周期整理模塊；發送調整電路包括第二可配置延遲單元，以及用于調整輸出數據周期保持一致的第二數據窗口整理模塊。
[0005]進一步地，第一可配置延遲單元包括第一可配置延遲鏈，以及與第二可配置延遲鏈連接的第一配置器；第一數據窗口整理模塊包括第一固定延遲鏈，與第一固定延遲鏈連接的第一單周期比較邏輯器，與第一單周期比較邏輯器連接第一與門邏輯控制器，以及分別與第一配置器、第一單周期比較邏輯器和第一與門邏輯控制器連接的第一多周期比較邏輯器；數據周期整理模塊包括一存儲器，以及與存儲器連接的第二配置器。
[0006]進一步地，第二可配置延遲單元包括第二可配置延遲鏈，以及與第二可配置延遲鏈連接的第三配置器；第二數據窗口整理模塊包括依次連接的第二固定延遲鏈、第二單周期比較邏輯器、數據顯示器和第二與門邏輯控制器；第二單周期比較邏輯器的輸出端連接有一第二多周期比較邏輯器，第二多周期比較邏輯器的輸出端分別與一第四配置器、第三配置器和第二與門邏輯控制器連接。
[0007]進一步地，存儲器為FIFO存儲器。
[0008]本發明的有益效果為:本發明采用數據和時鐘沿的相位自動對準，逐步鎖定的方式，為缺乏傳輸協議的數據直接傳輸通道提供了穩定的傳輸保證，并在傳輸狀態失穩后具備再穩能力。彌補了普通延遲鏈和傳統調整電路在這種應用中的不足。此外，在具備傳輸協議的數據傳輸中，本發明也可作為傳統調整電路的補充模塊，確保數據與收發時鐘相位匹配，進一步提高數據傳輸的穩定性。
【附圖說明】
[0009]圖1為本發明最佳實施例的接收調整電路的結構示意圖； 圖2為本發明最佳實施例的發送調整電路的結構示意圖。
【具體實施方式】
[0010]下面對本發明的【具體實施方式】進行描述，以便于本技術領域的技術人員理解本發明，但應該清楚，本發明不限于【具體實施方式】的范圍，對本技術領域的普通技術人員來講，只要各種變化在所附的權利要求限定和確定的本發明的精神和范圍內，這些變化是顯而易見的，一切利用本發明構思的發明創造均在保護之列。
[0011]—種用于數據收發的自對準接口電路，包括接收調整電路(如圖1)和發送調整電路(如圖2)。其中，接收調整電路包括第一可配置延遲單元，用于調整輸入數據的時序的第一數據窗口整理模塊，以及用于將不同到達時間的同一拍數據整理到同樣的時鐘沿的數據周期整理模塊；發送調整電路包括第二可配置延遲單元，以及用于調整輸出數據周期保持一致的第二數據窗口整理模塊。
[0012]根據本申請的一個實施例，上述第一可配置延遲單元包括第一可配置延遲鏈，以及與第二可配置延遲鏈連接的第一配置器；第一數據窗口整理模塊包括第一固定延遲鏈，與第一固定延遲鏈連接的第一單周期比較邏輯器，與第一單周期比較邏輯器連接第一與門邏輯控制器，以及分別與第一配置器、第一單周期比較邏輯器和第一與門邏輯控制器連接的第一多周期比較邏輯器；數據周期整理模塊包括一存儲器，以及與存儲器連接的第二配置器。
[0013]當外部數據date_in首先通過第一可配置延遲鏈進入到第一數據窗口整理模塊，第一數據窗口整理模塊中的第一固定延遲鏈將數據進行步進式延遲，所有的延遲結果都輸出到第一單周期比較邏輯器進行單周期橫向比較，當全部結果相同，輸出有效信號位到第一多周期比較邏輯器進行多周期縱向比較，當全部結果相同，輸出鎖定信號lock，鎖定第一可配置延遲單元的延遲配置，同時使能第一數據窗口整理模塊的信號輸出。第一數據窗口整理模塊的輸出數據(來自第一單周期比較邏輯器的中點結果)即為已經穩定采取的原始數據 data_in。
[0014]如果輸入的是多路有相關性的高速數據，封裝和板級走線還會造成各數據沿之間的差異(skew)。當差異大小超過一個周期，單純依靠數據中點鎖定就不能確保最終進入內部算法的數據的正確性。因此我們引入數據周期整理模塊。
[0015]FIFO存儲器將正確接收的數據逐個進行緩存，形成先進先出隊列，然后再由外部或者后續算法模塊的反饋值進行配置，將不同到達時間的同一拍數據整理到同樣的時鐘沿，發送給內部算法模塊。數據周期整理模塊的性能在很大程度上取決于配置能力，隊列的深度則決定可以匹配的周期。
[0016]根據本申請的一個實施例，上述第二可配置延遲單元包括第二可配置延遲鏈，以及與第二可配置延遲鏈連接的第三配置器；第二數據窗口整理模塊包括依次連接的第二固定延遲鏈、第二單周期比較邏輯器、數據顯示器和第二與門邏輯控制器；第二單周期比較邏輯器的輸出端連接有一第二多周期比較邏輯器，第二多周期比較邏輯器的輸出端分別與一第四配置器、第三配置器和第二與門邏輯控制器連接。
[0017]內部數據data_out通過第二可配置延遲鏈進入到第二數據窗口整理模塊。第二數據窗口整理模塊中第二固定延遲鏈將數據進行步進式延遲，所有的延遲結果都輸出到進行單周期橫向比較，當全部結果相同，輸出有效信號到比較邏輯第二多周期比較邏輯器，同時將所有的延遲結果輸出至后續多路選擇器；第二多周期比較邏輯器進行多周期縱向比較，當全部結果相同，輸出鎖定信號lock，鎖定第二可配置延遲單元的延遲配置和后級多路選擇器的配置，同時使能第二數據窗口整理模塊的信號輸出。data_out’即為已經穩定至輸出時鐘固定相位點的同步數據數據。該路數據相對輸出時鐘的固定相位點由第四配置器決定。
[0018]通過采用本發明的調整電路結構，能夠主動或被動調整收發數據窗口和時鐘沿的相對位置，使時鐘沿一直處于數據窗口的特定位置，則數據到達寄存器時一定能被寄存器采集到。一經鎖定，在不同工作情況下都能夠達到穩定的收發狀態。當因為溫度或者電壓等外界環境因子發生變化而導致數據窗口移動，傳輸失穩時，本調整電路可以檢測到失穩的狀態，進入自動對準的程序，再次調整收發數據窗口和時鐘沿的相對位置，直到時鐘沿達到數據窗口的指定位置，再次鎖定。
[0019]此外，在具備傳輸協議的數據傳輸中，本發明也可作為傳統調整電路的補充模塊，確保數據與收發時鐘相位匹配，進一步提高數據傳輸穩定性。
【主權項】
1.一種用于數據收發的自對準接口電路，包括接收調整電路和發送調整電路，其特征在于， 所述接收調整電路包括第一可配置延遲單元，用于調整輸入數據的時序的第一數據窗口整理模塊，以及用于將不同到達時間的同一拍數據整理到同樣的時鐘沿的數據周期整理豐吳塊； 所述發送調整電路包括第二可配置延遲單元，以及用于調整輸出數據周期保持一致的第二數據窗口整理模塊。2.根據權利要求1所述的用于數據收發的自對準接口電路，其特征在于，所述第一可配置延遲單元包括第一可配置延遲鏈，以及與所述第二可配置延遲鏈連接的第一配置器；所述第一數據窗口整理模塊包括第一固定延遲鏈，與所述第一固定延遲鏈連接的第一單周期比較邏輯器，與所述第一單周期比較邏輯器連接第一與門邏輯控制器，以及分別與所述第一配置器、第一單周期比較邏輯器和第一與門邏輯控制器連接的第一多周期比較邏輯器；所述數據周期整理模塊包括一存儲器，以及與所述存儲器連接的第二配置器。3.根據權利要求2所述的用于數據收發的自對準接口電路，其特征在于，所述第二可配置延遲單元包括第二可配置延遲鏈，以及與所述第二可配置延遲鏈連接的第三配置器；所述第二數據窗口整理模塊包括依次連接的第二固定延遲鏈、第二單周期比較邏輯器、數據顯示器和第二與門邏輯控制器；所述第二單周期比較邏輯器的輸出端連接有一第二多周期比較邏輯器，所述第二多周期比較邏輯器的輸出端分別與一第四配置器、所述第三配置器和第二與門邏輯控制器連接。4.根據權利要求2所述的用于數據收發的自對準接口電路，其特征在于，所述存儲器為FIFO存儲器。
【專利摘要】本發明公開了一種用于數據收發的自對準接口電路，包括接收調整電路和發送調整電路。其中，接收調整電路包括第一可配置延遲單元，用于調整輸入數據的時序的第一數據窗口整理模塊，以及用于將不同到達時間的同一拍數據整理到同樣的時鐘沿的數據周期整理模塊；發送調整電路包括第二可配置延遲單元，以及用于調整輸出數據周期保持一致的第二數據窗口整理模塊。本發明采用數據和時鐘沿的相位自動對準，逐步鎖定的方式，為缺乏傳輸協議的數據直接傳輸通道提供了穩定的傳輸保證，并在傳輸狀態失穩后具備再穩能力。彌補了普通延遲鏈和傳統調整電路在這種應用中的不足。
【IPC分類】G06F13/40
【公開號】CN105335321
【申請號】CN201510542666
【發明人】何澤新, 陳俊宇, 王傳根, 房銳
【申請人】成都嘉納海威科技有限責任公司
【公開日】2016年2月17日
【申請日】2015年8月31日