一種利用多核處理器的vpx背板的制作方法
【技術領域】
[0001]本發明涉及VPX背板設計技術領域，更具體的說，涉及一種利用多核處理器的VPX背板。
【背景技術】
[0002]隨著集成電路、計算機處理技術和軟件技術的飛速發展，航天航空領域的數據處理系統平臺呈現出以下發展趨勢:通信帶寬越來越寬、傳輸速率越來越高、實時處理性能也對處理平臺的性能提出了更高的要求。因此，需要數據處理平臺具有更高的總線傳輸帶寬、更強的運算能力和更靈活的數據交互能力。而基于傳統分級共享式并行總線的處理平臺(如CPCI (Compact Peripheral Component Interconnect)、VME(Versa Module Eurocard)等平臺)，總線時鐘頻率和總線接口寬度決定了處理平臺的基本性能注定不能滿足這些新的需求。
[0003]協議交換(VersatileProtocol Switch，VPX)是由 VITA(VME bus Internat1nalTrade Associat1n)組織制定的用以滿足惡劣環境下高可靠性，高帶寬要求的下一代高級計算平臺標準，已經被 ANSI (American Nat1nal Standards Institute)所米用。VPX 總線技術現在也逐漸用于信號處理領域。
[0004]然而，現有技術中的VPX背板仍主要關注與其他協議的兼容性，例如，申請號為CN201320766635的發明專利申請為了符合VITA46標準，提供了一種基于VPX總線的3U高速背板，該高速背板包括7個槽位，兼容I塊主控板、I塊電源板以及5塊功能板，所述高速背板上的第一槽位為主控板槽位，第七槽位為電源板槽位，第二、三、四、五、六槽位為功能板槽位，板間距為21.59mm;每個功能板之間具有互聯PCIe X4差分線接口 ；所述背板上5塊功能板槽位對外分別連接到4個XMC連接器和I個FMC連接器上。尤其是對于UNIX和LINUX系統而言，對于目前已經發展較為成熟的多核CPU的支持仍然不夠。
【發明內容】
[0005]為了克服現有技術中的不足，本發明提供了一種利用多核處理器的VPX背板，包括存儲緩沖陣列、網絡通信單元、數據編解碼單元、數據加解密單元、圖形圖像信息處理單元、DDR3陣列、第一多核處理器和第二多核處理器，所述第一多核處理器控制網絡通信單元進行網絡傳輸，控制數據編解碼單元進行數據編碼和解碼，控制數據加解密單元進行數據的加密和解密，控制被解密和/或解碼的數據傳輸到存儲緩沖陣列，將該陣列中的數據傳輸到圖形圖像信息處理單元，所述圖形圖像信息處理單元降輸出的顯示信號輸出到與該VPX背板連接的顯示設備，所述DDR3陣列對VPX背板的各個組成單元進行中間數據的暫存，所述第二多核處理器作為圖形圖像信息處理單元的協處理單元。
[0006]進一步地，所述圖形圖像信息處理單元包括四塊圖形加速顯示卡。
[0007]進一步地，所述DDR3陣列包括第一子陣列和第二子陣列，其中第一子陣列用于對VPX背板的其他組成單元進行數據備份，第二子陣列用于對所述中間數據進行暫存，且當第一子陣列完成備份后，所述第一多核處理器控制VPX背板的其他各組成單元進行復位。
[0008]進一步地，所述VPX背板還包括如下數據輸出接口 =PC1-E接口、SATAn接口、DP接口、USB3.0 接口，其中 η = 1,2,3ο
[0009]進一步地，所述VPX背板還包括網絡數據flash單元，其用于在所述第一多核處理器控制VPX背板的其他各組成單元進行復位期間，存儲網絡通信單元接收到的數據。
[0010]進一步地，所述VPX背板中的各個組成單元通過PC1-E總線進行數據通信。
[0011]進一步地，所述VPX背板還包括電源單元，其為VPX背板的各個組成單元供電。
[0012]進一步地，所述flash單元采用NOR器件。
[0013]本發明的有益效果包括:為基于UNIX系統的視頻服務器高速運行提供了更快速的VPX背板支持，并且能夠根據用戶的需要進行硬件重啟，徹底清除因為一段長時間運行積累的各種存儲和傳輸單元中的數據冗余和數據存儲分配空間散亂產生的降低VPX背板數據處理速度的影響，進而充分發揮多核處理器的高速處理潛力。
【附圖說明】
[0014]圖1為本發明的利用多核處理器的VPX背板的結構示意圖。
【具體實施方式】
[0015]下面結合附圖1對本發明作進一步的說明。
[0016]利用多核處理器的VPX背板，包括存儲緩沖陣列、以INT5200為核心的網絡通信單元、數據編解碼單元、數據加解密單元、圖形圖像信息處理單元、DDR3陣列、第一多核處理器和第二多核處理器。所述VPX背板還包括電源單元，其為VPX背板的各個組成單元供電。
[0017]存儲緩沖陣列具有以行(字線:WL)和列(位線:BL)排列的存儲單元。每個存儲單元可存儲I位數據或M位(多位)數據(M是2或以上的整數)。每個存儲單元可由具有例如浮柵或電荷捕獲層之類的電荷存儲層的存儲單元或具有可變電阻元件的存儲單元形成。
[0018]存儲緩沖陣列可被形成具有單層陣列(二維的)結構或多層陣列結構，其也被稱為垂直類型或堆疊類型三維陣列結構。存儲器件可以是NAND類型閃速存儲器。但是，優選地，所述flash單元采用NOR器件。
[0019]編解碼單元采用支持H264標準的海思3510型視頻編解碼器，數據加解密單元基于ARM搭建。
[0020]所述圖形圖像信息處理單元負責處理圖形圖像數據，并在處理完后寫回存儲緩沖陣列，由后者發送給外部的顯示裝置。所述圖形圖像處理單元通過一個AXImaster接口與外部進行顯示數據的發送。該圖形圖像信息處理單元的計算單元采用第二多核處理器，以盡可能地為視頻數據庫服務器的運行提供最多的資源。在一個實施例中，該圖形圖像信息處理單元的GPU采用多核心的龍芯CPU并加載圖形圖像處理指令。
[0021]所述第一多核處理器控制網絡通信單元進行網絡傳輸，控制數據編解碼單元進行數據編碼和解碼，控制數據加解密單元進行數據的加密和解密，控制被解密和/或解碼的數據傳