一種高速差分信號線等長匹配的設計方法
【技術領域】
[0001]本發明涉及服務器主板研發技術領域，特別涉及一種高速差分信號線等長匹配的設計方法。
【背景技術】
[0002]差分傳輸是一種信號傳輸的技術，它是用一個數值來表示兩個物理量之間的差異。通俗地說，就是驅動端發送兩個等值、反相的信號，信號接收端比較這兩個電壓的差值來判斷發送端發送的是邏輯O還是邏輯I。
[0003]區別于傳統的一根信號線一根地線的做法，差分傳輸在兩根差分信號線上都傳輸信號，這兩根差分信號線上的信號振幅相等，相位相反。在這兩根線上的傳輸的信號就是差分信號。差分信號的信號源和信號接收端距離越遠，他們局部地的電壓值之間有差異的可能性就越大。
[0004]通常，差分信號也是高速信號，所以高速設計規則通常也都適用于差分信號的布線，特別是設計傳輸線這樣的信號線時更是如此。這就意味著技術人員必須非常謹慎地設計信號線的布線，以確保信號線的特征阻抗沿信號線各處連續并且保持一個常數。
[0005]在差分線對的布局布線過程中，我們希望差分線對中的兩個PCB線完全一致。這就意味著，在實際應用中應該盡最大的努力來確保差分線對中的PCB線具有完全一樣的阻抗并且布線的長度也完全一致。差分PCB線通常總是成對布線，而且它們之間的距離沿線對的方向在任意位置都保持為一個常數不變。通常情況下，差分信號線對的布局布線總是盡可能地靠近。
[0006]伴隨著云計算的到來，服務器的發展迅速崛起，在服務器的設計中，信號速率越來越高，高速信號對主板的空間設計需求也在不斷提升。
[0007]尤其是在高速差分信號線設計中，隨著信號速率的提升，差分線不等長會導致信號相位不匹配，相位誤差帶來的危害便是共模電壓噪聲，正常的差分走線的共模電壓為0，出現相位誤差后會使得共模電壓噪聲增大，長距離的相位誤差不盡快補償回來的話，會引起共模電壓噪聲的積累。
[0008]在實際設計中，經常會在BGA出pin和進pin端產生不可避免的相位差異。同時，如附圖1現有技術高速差分信號線等長繞線補償layout示意圖所示，由于該區域的空間通常較小，等長繞線又會使得空間更為緊張。同時，為避免高速差分信號線不等長導致的信號相位不匹配，在高速線拓撲結構中，layout設計人員需將高速差分信號線路徑上每個負載端前后，甚至每個via前后都要做到等長匹配。layout設計人員會經常在走線空間和等長繞線中做取舍，會耗費大量時間。
[0009]因此，為滿足客戶需求，對研發人員來說，在設計質量和研發周期上都存在很大的挑戰。
[0010]為規避上述layout繞線設計問題，本發明提出了一種高速差分信號線等長匹配的設計方法。在電路設計中在電路設計中，可以解決因相位不匹配而造成的繞線問題，避免layout人員的繞線時間，縮短了產品設計周期，同時節省布線空間。
【發明內容】
[0011]本發明為了彌補現有技術的缺陷，提供了一種簡單，合理，有效的高速差分信號線等長匹配的設計方法。
[0012]本發明是通過如下技術方案實現的:
一種高速差分信號線等長匹配的設計方法，其特征在于:針對layout走線完成的高速差分信號線走，確定高速差分信號線走線長度不匹配的集中區域，然后在高速差分信號線等長不匹配的集中區域連接相位補償電路，使高速差分信號線上的信號相位匹配，避免不必要的繞線和相位誤差造成的共模噪聲的積累。
[0013]所述高速差分信號線走線長度不匹配的集中區域包括BGA出pin端和進pin端。
[0014]所述相位補償電路包括放大器，電阻R1，電容C和電阻Rf，所述電阻R1，電容C連接到放大器的反向輸入端，電阻Rf連接放大器的反向輸入端和輸出端，所述電容C和放大器的正向輸入端接地。
[0015]所述相位補償電路為一放大器芯片，所述放大芯片通過電容C控制信號相位差大小。
[0016]本發明的有益效果是:該高速差分信號線等長匹配的設計方法，在高速差分信號線等長不匹配的集中區域增加相位補償電路來實現相位補償，顯著減少了不必要的等長繞線相位誤差造成的共模噪聲的積累，節省了布線空間，極大地減少了設計人員的繞線時間，提高了研發效率，降低了產品設計開發時間，縮短了研發周期。
【附圖說明】
[0017]附圖1為現有技術高速差分信號線等長繞線補償layout示意圖；
附圖2為本發明高速差分信號線等長匹配的邏輯結構示意圖；
附圖3為本發明放大芯片中相位補償電路示意圖；
附圖4為現有技術高速差分信號線等長繞線補償的信號相位測試結果示意圖；
附圖5為本發明高速差分信號線等長匹配信號相位測試結果示意圖。
【具體實施方式】
[0018]下面結合附圖對本發明進行詳細說明。
[0019]如附圖2本發明高速差分信號線等長匹配的邏輯結構示意圖所示，該高速差分信號線等長匹配的設計方法，針對layout走線完成的高速差分信號線走，確定高速差分信號線走線長度不匹配的集中區域，然后在高速差分信號線等長不匹配的集中區域連接相位補償電路，使高速差分信號線上的信號相位匹配，避免不必要的繞線。
[0020]在BGA出pin端和進pin端不可避免的會產生相位差異，所述高速差分信號線走線長度不匹配的集中區域包括BGA出pin端和進pin端。
[0021]如附圖3本發明放大芯片中相位補償電路示意圖所示，所述相位補償電路包括放大器，電阻R1，電容C和電阻Rf，所述電阻R1，電容C連接到放大器的反向輸入端，電阻Rf連接放大器的反向輸入端和輸出端，所述電容C和放大器的正向輸入端接地。
[0022]所述相位補償電路為一放大器芯片，所述放大芯片通過電容C控制信號相位差大小。
[0023]分別測試現有技術高速差分信號線等長繞線補償的電路信號和本發明高速差分信號線等長匹配的電路信號，高速差分信號線上的信號相位測試結果分別如附圖4和附圖5所示。對比附圖4和附圖5可以看出，高速差分信號線上增加了相位補償電路后，信號的相位誤差消失，沒有產生相位誤差也就不會造成共模電壓噪聲的積累。本發明高速差分信號線等長匹配的設計方法的最終輸出端得到共模電壓為0，無相位誤差的信號。本發明高速差分信號線等長匹配的設計方法既解決了布線空間有限的問題，又使最終輸出端得到了相位匹配的信號。
[0024]該高速差分信號線等長匹配的設計方法，在高速差分信號線等長不匹配的集中區域增加相位補償電路來實現相位補償，顯著減少了不必要的等長繞線，節省了布線空間，極大地減少了設計人員的繞線時間，提高了研發效率，降低了產品設計開發時間，縮短了研發周期。
【主權項】
1.一種高速差分信號線等長匹配的設計方法，其特征在于:針對layout走線完成的高速差分信號線走，確定高速差分信號線走線長度不匹配的集中區域，然后在高速差分信號線等長不匹配的集中區域連接相位補償電路，使高速差分信號線上的信號相位匹配，避免不必要的繞線和相位誤差造成的共模噪聲的積累。2.根據權利要求1所述的高速差分信號線等長匹配的設計方法，其特征在于:所述高速差分信號線走線長度不匹配的集中區域包括BGA出pin端和進pin端。3.根據權利要求1所述的高速差分信號線等長匹配的設計方法，其特征在于:所述相位補償電路包括放大器，電阻Rl，電容C和電阻Rf，所述電阻Rl，電容C連接到放大器的反向輸入端，電阻Rf連接放大器的反向輸入端和輸出端，所述電容C和放大器的正向輸入端接地。4.根據權利要求3所述的高速差分信號線等長匹配的設計方法，其特征在于:所述相位補償電路為一放大器芯片，所述放大芯片通過電容C控制信號相位差大小。
【專利摘要】本發明特別涉及一種高速差分信號線等長匹配的設計方法。該高速差分信號線等長匹配的設計方法，針對layout走線完成的高速差分信號線走，確定高速差分信號線走線長度不匹配的集中區域，然后在高速差分信號線等長不匹配的集中區域連接相位補償電路，使高速差分信號線上的信號相位匹配，避免不必要的繞線。該高速差分信號線等長匹配的設計方法，在高速差分信號線等長不匹配的集中區域增加相位補償電路來實現相位補償，顯著減少了不必要的等長繞線相位誤差造成的共模噪聲的積累，節省了布線空間，極大地減少了設計人員的繞線時間，提高了研發效率，降低了產品設計開發時間，縮短了研發周期。
【IPC分類】G06F17/50
【公開號】CN105045960
【申請號】CN201510354503
【發明人】李永翠, 王林
【申請人】浪潮電子信息產業股份有限公司
【公開日】2015年11月11日
【申請日】2015年6月24日