多核數據陣列功率選通恢復機制的制作方法
【專利說明】多核數據陣列功率選通恢復機制
[0001] 相關申請的交叉引用
[0002] 本申請與如下的待決美國專利申請相關，并且其中的每一個都具有共同的受讓人 和共同的發明人。
[0003]
【主權項】
1. 一種用于向集成電路提供配置數據的裝置，所述裝置包括： 布置在管芯上的半導體烙絲陣列，向其中編程用于布置在所述管芯上的、并且禪合到 所述半導體烙絲陣列的多個核也的壓縮的配置數據； 禪合到所述多個核也上的存儲器，所述存儲器包括多個子存儲器，多個子存儲器的每 個對應于所述多個核也中的每一個，其中，所述多個核也中的一個被配置為在供電/重置 之后訪問所述半導體烙絲陣列，W讀取和解壓所述壓縮的配置數據，并且被配置為在所述 多個子存儲器中存儲用于所述多個核也的所述每一個內的一個或者多個高速緩存存儲器 的多個解壓的配置數據集合；W及 多個核也，其每個包括： 睡眠邏輯，其被配置為接續地訪問所述多個子存儲器中的所述每一個中的相應的一 個，W檢索和采用所述解壓的配置數據集合，從而在功率選通事件之后初始化所述一個或 者多個高速緩存存儲器。
2. 根據權利要求1所述的裝置，其中，在所述多個核也的所述一個中的高速緩存烙絲 元件通過在供電/重置期間執行微代碼來對所述壓縮的配置數據進行解壓。
3. 根據權利要求1所述的裝置，其中，所述解壓的配置數據集合的每個包括第一多個 半導體烙絲，其指示在所述一個或者多個高速緩存存儲器中的一個內的一個或者多個子單 元位置，所述一個或者多個高速緩存存儲器在正常操作期間不被采用。
4. 根據權利要求3所述的裝置，其中，所述解壓的配置數據集合的每個進一步包括第 二多個半導體烙絲，其指示在替代所述一個或者多個子單元位置的相應位置中的正常操作 期間將被采用的所述一個或者多個高速緩存存儲器的一個中的一個或者多個替代子單元 位置，所述一個或者多個高速緩存存儲器在正常操作期間替代所述一個或者多個子單元位 置的相應位置將被采用。
5. 根據權利要求4所述的裝置，其中，在所述一個或者多個高速緩存存儲器的所述一 個內，所述子單元位置和所述替代子單元位置分別包括列和兀余列。
6. 根據權利要求4所述的裝置，其中，在所述一個或者多個高速緩存存儲器的所述一 個內，所述子單元位置和所述替代子單元位置分別包括行和兀余行。
7. 根據權利要求1所述的裝置，其中，所述裝置包括多核微處理器。
8. -種用于配置集成電路的方法，所述方法包括： 將半導體烙絲陣列放置在管芯上，向其中編程用于布置在管芯上的、并且禪合到半導 體烙絲陣列上的多個核也的壓縮的配置數據； 將多個存儲器放置在管芯上，所述存儲器包括多個子存儲器，多個子存儲器的每個對 應于多個核也中的每一個的多個子存儲器，并且其中多個核也的一個被配置為在供電/重 置之后訪問半導體烙絲陣列，W對壓縮的配置數據進行讀取和解壓，并且在多個子存儲器 中存儲用于在多個核也的每一個內的一個或者多個高速緩存存儲器的多個解壓的配置數 據集合；W及 采用多個核也中的每一個內的睡眠邏輯，W接續地訪問與多個子存儲器的每一個的相 應一個，從而檢索和采用解壓的配置數據設置，W在功率選通事件之后初始化一個或者多 個高速緩存存儲器。
9. 根據權利要求8所述的方法，其中，在所述多個核也的一個中的高速緩存烙絲元件 通過在供電/重置期間執行微代碼來對所述壓縮的配置數據進行解壓。
10. 根據權利要求8所述的方法，其中，所述解壓的配置數據集合的每一個包括第一多 個半導體烙絲，其指示在所述一個或者多個高速緩存存儲器中的一個內的一個或者多個子 單元位置，所述一個或者多個高速緩存存儲器在正常操作期間不被采用。
11. 根據權利要求10所述的方法，其中，所述解壓的配置數據集合的每一個進一步包 括第二多個半導體烙絲，其指示所述一個或者多個高速緩存存儲器的一個中的一個或者多 個替代子單元位置，所述一個或者多個高速緩存存儲器在正常操作期間替代所述一個或者 多個子單元位置的相應位置將被采用。
12. 根據權利要求11所述的方法，其中，在所述一個或者多個高速緩存存儲器的所述 一個內，所述子單元位置和所述替代子單元位置分別包括列和兀余列。
13. 根據權利要求11所述的方法，其中，在所述一個或者多個高速緩存存儲器的所述 一個內，所述子單元位置和所述替代子單元位置分別包括行和兀余行。
【專利摘要】多核數據陣列功率選通恢復機制。提供了一種包括熔絲陣列和存儲器的裝置。熔絲陣列利用用于多個核心的壓縮的配置數據來編程。存儲器被耦合到所述多個核心，并且包括多個子存儲器，多個子存儲器的每個對應于所述多個核心中的每一個，其中，所述多個核心中的一個在供電/重置之后訪問所述半導體熔絲陣列，并且讀取和解壓所述壓縮的配置數據，并且被配置為在多個子存儲器中存儲用于所述多個核心的每一個內的一個或者多個高速緩存存儲器的多個解壓的配置數據集合。多個核心的每個具有睡眠邏輯。睡眠邏輯被配置為接續地訪問所述多個子存儲器中的每一個中的相應的一個，以檢索和采用解壓的配置數據集合，從而在功率選通事件之后初始化所述一個或者多個高速緩存存儲器。
【IPC分類】G06F11-10, G06F12-08, G11C17-02
【公開號】CN104572335
【申請號】CN201410670832
【發明人】G.G.亨利, 弟尼斯.K.詹, 史蒂芬.嘉斯金斯
【申請人】上海兆芯集成電路有限公司
【公開日】2015年4月29日
【申請日】2014年11月20日