專利名稱：總線高頻信號的時序檢測電路及方法
技術領域：
本發明涉及一種高頻信號時序檢測技術，特別是一種用以量測電腦高速總線高頻信號的時序檢測電路及方法。
在電腦系統中，中央處理單元與周邊元件間都是通過總線(Bus)進行數據傳輸、控制目的的。隨著電腦技術的發展，使得總線的時序信號傳輸得越來越快。在傳統的時序信號量測技術中，一般都是利用示波器來量取總線上的信號，再計算出總線上信號的時序參數，例如周期時間(Cycle Time)、設立時間(Set-up Time)、保持時間(Hold Time)、脈沖寬度(Pulse Width)等，以量測出總線上的時序信號是否符合總線規格中所規定的各項參數標準。
然而，此種以示波器來量取總線時序信號的方式，相當耗費量測人員的時間，且當電腦系統的總線速度變得更快時，傳統的量測技術已不夠使用。再者，傳統方法以示波器直接量測的方式，并不適用于大量產品的測試。
本發明的主要目的在于提供一種檢測效率高的總線高頻信號時序檢測電路，以縮短檢測時間。
本發明的另一目的在于提供一種檢測效率高的總線高頻信號時序檢測方法。
為達到上述目的本發明采取如下措施本發明的一種總線高頻信號的時序檢測電路，其特征在于，包括數個具有不同延遲時間單位的延遲電路，分別連接目標總線；數個取樣與保持電路，一對一連接延遲電路；數個模擬至數字轉換器，一對一連接取樣與保持電路；數個鎖栓器，一對一連接模擬至數字轉換器；
數個存儲器緩沖器，一對一連接鎖栓器，并分別連接系統總線接口；一存儲器控制邏輯電路，分別連接存儲器緩沖器及系統總線接口。
其中，所述總線接口為PCI總線。
其中，所述總線接口為ISA總線。
本發明的一種總線高頻信號的時序檢測方法，其特征在于，包括包括下列步驟(a)．接收目標總線的目標信號；(b)．將目標信號進行分散延遲處理，以產生數個具有不同時間單位的延遲信號；(c)．分別對延遲信號進行取樣與保持；(d)．分別將取樣的信號轉換成數字信號；(e)．分別栓鎖數字信號；(f)．分別將栓鎖的數字信號存入一存儲器緩沖器內；(g)．判別存入至存儲器緩沖器內的數據是否已達到一預定數據量；(h)．當數據已達預定數據量時，即停止數據載入；(i)．讀取存儲器緩沖器內的數據，并將該數據存入電腦系統的主存儲器內；(j)．判斷數據是否符合目標總線的時序規格。
其中，所述步驟i之后，還包括下列步驟(i1)．將存入電腦系統主存儲器內的數據予以格式化；(i2)．將格式化的數據轉換成相對應的邏輯狀態信號；(i3)．判斷該邏輯狀態信號是否符合目標總線的時序規格。
其中，所述步驟j之后，還包括有一報告錯誤信號的步驟。
本發明的總線高頻信號的時序檢測電路，主要是作為高頻信號的數據拾取接口用，負責將目標總線上的高頻信號進行接收、取樣、并產生適當的數據型式，經由適當的總線接口，再傳送到主電腦內。軟件控制程序儲存在主電腦內，當軟件控制程序中的中斷服務處理程序接收到由檢測電路所送入的中斷請求信號之后，即啟動時序規則檢驗程序，以檢測目標總線的信號時序是否符合該總線的時序規格。
該電路包括有數個延遲電路，每個延遲電路具有不同的延遲時間單位，以對目標信號進行不同時間單位的延遲處理，并分別輸出延遲過的信號，此延遲過的信號順序經過取樣與保持電路、模擬至數字轉換器、鎖栓器之后，在一存儲器控制邏輯電路的控制下，控制將鎖栓器所輸出的數據載入至存儲器緩沖器中，且當檢測到該存儲器緩沖器中的數據量達一預定數據量時，即停止存入數據至存儲器緩沖器中，并通過一總線接口送出一中斷請求信號至主電腦的中央處理器，再由主電腦檢驗該目標總線的目標信號是否符合總線的預定時序規格。
結合附圖及實施例對本發明的具體結構特征詳細說明如下附圖的簡單說明
圖1本發明總線高頻信號時序檢測電路結合于電腦系統的簡略示意圖；圖2本發明檢測電路實施例的電路方塊圖；圖3本發明檢測電路的軟件控制程序的示意；圖4本發明檢測電路的控制流程圖。
本發明的總線高頻信號的時序檢測系統，包括一檢測電路與一控制程序。其中，檢測電路主要用于高頻信號的數據拾取，作為接口用，負責將目標總線上的高頻信號進行接收、取樣、并產生適當的數據型式，經由適當的總線接口，再傳送到主電腦內。控制程序存在于主電腦內，當控制程序中的中斷服務處理程序接收到由檢測電路所送入的中斷請求信號后，即啟動時序規則檢驗程序，以檢測目標總線的信號時序是否符合于該總線的時序規格。
如圖1所示，其為本發明總線高頻信號的時序檢測電路結合在電腦系統的簡略示意圖。電腦系統主要包括一中央處理器1、一局部總線2、一主存儲器3、一總線橋接器4(例如一PCI橋接器或ISA橋接器)、一PCI/ISA總線5。其中局部總線2包括有現有數據總線、地址總線及控制總線，而PCI/ISA總線5表示總線可為一PCI(PeripheralComponent Interface，周邊裝置接口)總線或ISA(IndustrialStandard Architecture，工業標準結構)總線。
本發明的檢測電路6可以接口卡形式或其它形式連接于電腦系統的PCI/ISA總線5上。而檢測電路6的輸入端則連接在一待測目標總線7(Target Bus)。為了簡化說明，在圖中僅表示出檢測電路6只拾取目標總線7中之一個目標信號，作為一實施例說明。
如圖2所示，其為本發明檢測電路的方塊圖，其主要包括有數個延遲電路61a、61b、61c...61n(Delay Circuit)；數個取樣與保持電路62a、62b、62c...62n(Sampling and Holding Circuit)；數個模擬至數字轉換器63a、63b、63c...63n(Analog to DigitalConverter)；數個鎖栓器64a、64b、64c...64n(Latch Circuit)；數個存儲器緩沖器65a、65b、65c...65n(Memory Buffer)；一存儲器控制邏輯電路66(Memory Control Logic Circuit)；以及一總線接口67(Bus Interface)。
由圖2可知，每一個延遲電路61a、61b、61c...61n的輸入端同時接收目標總線7的同一目標信號。延遲電路61a、61b、61c...61n的功能用以將目標信號進行不同時間單位的延遲處理，并分別輸出延遲過的信號。例如第一個延遲電路61a將目標信號延遲一個時間單位t；第二個延遲電路61b將目標信號延遲二個時間單位2t；第三個延遲電路61c將目標信號延遲三個時間單位3t，依此類推。因此，目標信號經過不同的延遲電路后，可將目標信號分散，形成數個具不同延遲時間的輸出信號。
取樣與保持電路62a、62b、62c...62n是一對一地連接對應的延遲電路61a、61b、61c...61n，以將對應的延遲電路所輸出的延遲過的信號，進行取樣與保持處理。模擬至數字轉換器63a、63b、63c...63n的輸入端亦一對一連接取樣與保持電路62a、62b、62c...62n的輸出端。因此，延遲的目標信號經過取樣與保持電路62a、62b、62c...62n之后，接著由模擬至數字轉換器63a、63b、63c...63n將取樣與保持電路62a、62b、62c...62n所輸出的模擬信號轉換成數字信號，并送至鎖栓器64a、64b、64c...64n進行數據鎖栓處理。
存儲器緩沖器65a、65b、65c...65n的輸入端亦為一對一連接鎖栓器64a、64b、64c...64n的輸出端，以將對應的鎖栓器所鎖栓的信號予以儲存。一存儲器控制邏輯電路66用以控制將鎖栓器64a、64b、64c...64n所輸出的數據分別載入至存儲器緩沖器65a、65b、65c...65n中，且當檢測到該存儲器緩沖器65a、65b、65c...65n中之數據貯存達一預定數據量時，即停止拾取數據至存儲器緩沖器65a、65b、65c...65n中，并通過該總線接口67送出一中斷請求信號IRQ至主電腦之中央處理器1(同時參閱圖一所示)，再由該主電腦啟動軟體控制程序檢測該目標總線7之時序信號是否符合于預定之總線時序規格。
如圖3所示，其為本發明檢測電路控制程序的方塊示意圖，該控制程序包括中斷服務處理程序81及時序規則檢驗程序82，其中中斷服務處理程序81負責處理由如圖2所示檢測電路所發出的中斷請求，并可由檢測電路的存儲器緩沖器中拾取數據，再匯整所拾取到的數據，最后產生邏輯狀態信號。而時序規則檢驗程序82則負責檢驗所拾取的數據是否符合該總線的時序規格。
如圖4所示，其為本發明的控制流程圖。以下將配合圖1、2所示的電路，對本發明的控制流程說明如下。
首先，在步驟101中，由圖2所示的檢測電路接收目標總線目標信號。進一步，在步驟102中，將接收到的目標信號進行分散處理，亦即利用檢測電路中不同的延遲電路61a、61b、61c...61n將目標信號進行不同時間單位的延遲處理，以形成數個延遲信號，并輸出，再于步驟103中，由相對應的取樣與保持電路62a、62a、62c...62n對延遲后的信號，進行取樣并保持。
在步驟104中，利用相對應的模擬至數字轉換器63a、63b、63c...63n，將所取樣到的模擬信號轉換成數字式數據，再于步驟105中，由對應的鎖栓器64a、64b、64c...64n進行數據鎖栓。
在存儲器控制邏輯電路66的控制下，在步驟106中，將不同通道的數據存到對應的存儲器緩沖器65a、65b、65c...65n中。接著，在步驟107中判斷存儲器緩沖器65a、65b、65c...65n內所存放的數據是否達到某一預定數據量 如果結果為否的話，即重覆步驟107的數據量判斷步驟。而若步驟107中的判斷結果為是，則存儲器控制邏輯電路66即控制數據停止存入至存儲器緩沖器內(步驟108)。此時，在步驟109中，由存儲器控制邏輯電路66發出一中斷請求信號IRQ，此中斷請求信號IRQ可通過總線接口67、PCI/ISA總線5而傳送至圖1所示的中央處理器1。
步驟110中，當主電腦的中央處理器收到中斷請求信號IRQ后，即將存儲器緩沖器的數據予以讀取、匯整，并予以格式化，并將此格式化的數據存入主存儲器3內。此格式化的數據在步驟111中，被轉換成相對應的邏輯狀態信號。
此時，在步驟112中，即可啟動時序規則檢驗程序，以對邏輯狀態信號進行檢驗。步驟113中，判斷邏輯狀態信號是否符合預定目標總線的時序規格。若結果為是的話，則回到步驟101中，對下一個目標信號進行檢驗。若結果為否，則在步驟114中，顯示例如周期時間、時序參數、數據等相關的錯誤信息。
與現有技術相比，本發明具有如下效果綜上所述可知，利用本發明的高頻信號時序檢測電路與方法，能對高速總線上的目標信號，依據預定的總線時序規則，檢測出目標總線是否符合這些時序規則。可以提高檢測效率，并縮短檢測時間。在應用方面，本發明可以輕易搭配自動化生產線的運作，而達到自動檢測的功能。
以上敘述是借實施例來說明本發明的結構特征及方法特征，并非用于限制本發明的保護范圍。
權利要求
1．一種總線高頻信號的時序檢測電路，其特征在于，包括數個具有不同延遲時間單位的延遲電路，分別連接目標總線數個取樣與保持電路，一對一連接延遲電路；數個模擬至數字轉換器，一對一連接取樣與保持電路；數個鎖栓器，一對一連接模擬至數字轉換器；數個存儲器緩沖器，一對一連接鎖栓器，并分別連接系統總線接口；一存儲器控制邏輯電路，分別連接存儲器緩沖器及系統總線接口。
2．根據權利要求1所述的檢測電路，其特征在于，所述總線接口為PCI總線。
3．根據權利要求1所述的檢測電路，其特征在于，所述總線接口為ISA總線。
4．一種總線高頻信號的時序檢測方法，其特征在于，包括下列步驟(a)．接收目標總線的目標信號；(b)．將目標信號進行分散延遲處理，以產生數個具有不同時間單位的延遲信號；(c)．分別對延遲信號進行取樣與保持；(d)分別將取樣的信號轉換成數字信號；(e)．分別栓鎖數字信號；(f)．分別將栓鎖的數字信號存入一存儲器緩沖器內；(g)．判別存入至存儲器緩沖器內的數據是否已達到一預定數據量；(h)．當數據已達預定數據量時，即停止數據載入；(i)．讀取存儲器緩沖器內的數據，并將該數據存入電腦系統的主存儲器內；(j)．判斷數據是否符合目標總線的時序規格。
5．根據權利要求4所述的檢測方法，其特征在于，所述步驟i之后，還包括下列步驟(i1)．將存入電腦系統主存儲器內的數據予以格式化；(i2)．將格式化的數據轉換成相對應的邏輯狀態信號；(i3)．判斷該邏輯狀態信號是否符合目標總線的時序規格。
6．根據權利要求4所述的檢測方法，其特征在于，所述步驟j之后，還包括有一報告錯誤信號的步驟。
全文摘要
一種總線高頻信號的時序檢測電路及方法,本電路包括依次連接的數個延遲電路、數個取樣與保持電路、數個模擬/數字轉換器、數個鎖栓器、數個存儲器緩沖器;存儲器緩沖器分別連接總線接口;一存儲器控制邏輯電路,分別連接存儲器緩沖器及總線接口。本方法的步驟:目標信號經過延遲電路、取樣與保持、模擬/數字轉換、鎖栓器之后,存入存儲器緩沖器內,并將數據存入電腦內,最后判斷邏輯狀態信號是否符合目標總線的時序規格。本發明可以提高檢測效率。
文檔編號G06F11/00GK1298151SQ9912511
公開日2001年6月6日 申請日期1999年11月25日 優先權日1999年11月25日
發明者蔡俊男 申請人:神達電腦股份有限公司