專利名稱：總線主控保留和仲裁電路及其使用方法
技術領域：
本發(fā)明涉及一種總線主控仲裁電路，特別涉及一種能夠有效地保留和仲裁總線使用請求的總線主控保留和仲裁電路及其使用方法。
圖1顯示了一個常規(guī)的總線主控仲裁電路。如圖所示，常規(guī)的總線主控仲裁電路帶有一個循環(huán)電路10和一個總線選擇邏輯11，循環(huán)電路10以定期間隔輸出周期性的總線選擇號BS0-BSn，總線選擇邏輯11根據(jù)來自循環(huán)電路10的總線選擇號BS0-BSn輸出關于多個總線請求信號BR0-BRn的總線選擇信號BA0-BAn。
在這種總線主控仲裁電路中，循環(huán)電路10以定期間隔向總線選擇邏輯11提供周期性的總線選擇號BS0-BSn。從請求使用總線的外部芯片接收總線請求信號BR0-BRn的總線選擇邏輯11將芯片編號與循環(huán)電路10提供的總線選擇號BS0-BSn進行比較。當比較的信號相同時，總線選擇邏輯11輸出總線選擇信號BA0-BAn，將總線主控權給予相應的芯片、一第一芯片，并輸出一個停止信號來中止循環(huán)電路10的驅動。因此，被授權主控總線的芯片根據(jù)總線選擇信號BA0-BAn發(fā)送和接收數(shù)據(jù)，并且循環(huán)電路10的驅動由停止信號中止，直到該芯片完成對總線的使用。進一步地，當?shù)谝恍酒瓿蓪偩€的使用時，總線選擇邏輯11禁止停止信號，以便恢復循環(huán)電路10的操作。
接著，常規(guī)的總線主控仲裁電路通過重復地執(zhí)行上述過程在已經(jīng)發(fā)出總線使用請求的芯片之間進行仲裁。
為了更詳細地說明常規(guī)的總線主控仲裁電路的操作，如圖2所示，循環(huán)電路10判定是否接收到來自總線選擇邏輯11的停止信號(S10)。如果接收到，循環(huán)電路10的操作被中止(S11)，而如果未提供停止信號，則循環(huán)電路10以定期間隔向總線選擇邏輯11輸出周期性的總線選擇號BS0-BSn。
如圖3所示，總線選擇邏輯11檢查是否有芯片作出了總線使用請求(S20)。當來自第一外部芯片的總線請求信號BR0在時間t1被允許時，如圖4A所示，邏輯11將第一芯片的芯片編號與來自循環(huán)電路10的總線選擇號進行比較(S21)。在第一芯片編號與總線選擇號BS0相同的時候，即總線選擇號BS0從循環(huán)電路10提供出的時候，總線選擇邏輯11輸出總線選擇信號BA0，用以允許第一芯片主控總線，并且向循環(huán)電路10輸出停止信號。因此，第一芯片使用總線發(fā)送/接收數(shù)據(jù)，循環(huán)電路10的驅動根據(jù)停止信號被中止，直到第一芯片結束使用總線。
然而，如果第一芯片的芯片編號與總線選擇信號BS0不同，則總線選擇邏輯11重復執(zhí)行上述步驟(S20，S21)。
接著，當?shù)谝恍酒跁r間t2完成其對總線的使用時，總線選擇邏輯11禁止停止信號，從而再次驅動循環(huán)電路10(S25)，然后檢查是否有另外的芯片作出了芯片使用請求(S20)。作為檢查結果，因為來自一個請求使用總線的外部第三芯片的總線請求信號BR2在時間t3被允許，如圖4C所示，所以總線選擇邏輯11如上所述在第三芯片的芯片編號與來自循環(huán)電路10的總線選擇號BS2相同的時候向第三芯片輸出一個總線選擇信號BA2，并向循環(huán)電路10輸出停止信號。因此，第三芯片使用總線，從而發(fā)送/接收數(shù)據(jù)，并且循環(huán)電路10的操作根據(jù)停止信號被中止，直到第三芯片結束使用總線。然后，當停止信號被禁止時，循環(huán)信號10被再次驅動。
接著，常規(guī)的總線主控仲裁電路通過重復地執(zhí)行上述過程在發(fā)出總線使用請求的芯片之間進行仲裁。
然而，在這種操作中，多個外部芯片不定期地輸出總線請求信號BR0-BRn，總線選擇邏輯11將主控總線權給予首先請求使用總線的芯片，然后在第一請求芯片結束使用總線時接收從另一個芯片輸入的總線使用請求，并將總線主控權給予該另一個芯片。
當接收到多個總線請求信號時，出現(xiàn)了一個問題，即常規(guī)的總線主控仲裁電路不能將總線主控權給予一特定芯片。例如，總線選擇邏輯11將主控總線權給予首先請求使用總線的芯片，并在第一請求芯片結束使用總線時將總線主控權給予另一個芯片。然而，如圖4A至4C所示，當?shù)谝徽埱笮酒跁r間t2結束使用總線時，循環(huán)電路10被再次驅動，并且在將“1”加到前一個總線選擇號BS0之后，循環(huán)電路10順序地輸出從BS1開始的總線選擇號BS1，BS2，...，BSn。進一步地，如果在時間t3從第三芯片輸入總線選擇請求信號BR2，當循環(huán)電路10向總線選擇邏輯11提供相應于總線選擇請求信號BR2的總線選擇號BS2時，總線選擇邏輯11輸出將總線主控權給予第三芯片的總線選擇信號BA2。
這是因為在一特定芯片結束使用總線時總線選擇邏輯11將總線主控權給予另一個芯片。
接著，在第三芯片結束使用總線時，如果未輸入總線請求信號BR5，而是輸入了另一個總線請求信號BR，則總線選擇邏輯11將總線主控權給予提供了總線請求信號BR的芯片。因此，當重復執(zhí)行這種操作時，輸出總線請求信號BR5的第六芯片最后不能接收到總線主控權。結果，未被給予總線主控權的芯片會引起功能錯誤，更嚴重地甚至丟失數(shù)據(jù)。
因此，本發(fā)明針對一個消除了現(xiàn)有技術的問題和缺陷的總線主控保留和仲裁電路及其使用方法。
本發(fā)明的一個目的是提供一種有效地保留和仲裁不定期提供的總線請求信號的總線主控保留和仲裁電路及其使用方法。
進一步地，本發(fā)明的另一個目的是提供一種通過根據(jù)保留信號數(shù)在正常和保留模式之間切換總線選擇邏輯的模式來獲得系統(tǒng)可靠性的總線主控保留和仲裁電路及其使用方法。
如同所實施及概括說明的，為了實現(xiàn)本發(fā)明的這些和其他優(yōu)點以及目的，提供了一種總線主控保留和仲裁電路，包括一個第一輸出緩沖器，用于緩沖多個總線請求信號；一個循環(huán)電路，用于輸出周期性的總線選擇號；一個總線保留信號發(fā)生電路，用于通過檢測總線請求信號來輸出總線保留信號并輸出表示保留信號存儲狀態(tài)的/2S信號；以及一個總線選擇邏輯，用于根據(jù)第一輸出緩沖器或總線保留信號發(fā)生電路的輸出來輸出總線選擇信號，根據(jù)/2S信號切換該總線選擇邏輯的操作模式。
另外，為了實現(xiàn)上述目的，提供了一種總線主控保留和仲裁方法，包括如下步驟檢查/2S信號是否被允許；當/2S信號被禁止時根據(jù)來自一個FIFO的總線請求信號執(zhí)行一個正常操作模式以輸出總線選擇信號；當/2S信號被允許時根據(jù)來自一個FIFO的總線保留信號執(zhí)行一個保留操作模式以輸出總線選擇信號；以及每次當總線使用結束時重復上述步驟。
這里包括的附圖提供了對本發(fā)明的進一步的理解，構成了本說明書的一部分，附圖顯示了本發(fā)明的實施例，與說明書一起用于解釋本發(fā)明的原理。
在圖中圖1是一個常規(guī)的總線主控仲裁電路的方框圖；圖2是顯示圖1中的循環(huán)電路的操作的流程圖；圖3是顯示圖1中的總線選擇邏輯的操作的流程圖4A至4C輸入圖1中的總線請求信號的波形圖；圖5是依據(jù)本發(fā)明的總線主控保留和仲裁電路的方框圖；圖6是圖5的總線保留信號發(fā)生單元的詳細方框圖；圖7是圖5的時鐘信號發(fā)生單元的詳細方框圖；以及圖8是顯示圖5的總線主控保留和仲裁電路的操作的流程圖。
現(xiàn)在參考附圖詳細說明本發(fā)明的優(yōu)選實施例。
圖5顯示了依據(jù)本發(fā)明的總線主控保留和仲裁電路。如圖所示，總線主控保留和仲裁電路帶有第一輸出緩沖器100、循環(huán)電路101、總線選擇邏輯102、總線保留信號發(fā)生單元103、時鐘信號發(fā)生單元104、先進先出(FIFO)105和第二輸出緩沖器106。
更特別地，第一輸出緩沖器100向總線選擇邏輯102輸出從外部芯片提供的總線請求信號BR0-BRn，當一個雙存儲(two-store)(/2S)信號或停止信號被允許時，循環(huán)電路101停止操作，而當/2S信號或停止信號被禁止時，循環(huán)電路101以定期間隔輸出周期性的總線選擇號BS0-BSn。
當/2S信號被允許時，即意味著/2S信號處于低電平，總線選擇邏輯102根據(jù)從第二輸出緩沖器106提供的總線保留信號BRr0-BRrn輸出總線選擇信號BA0-BAn(保留模式)，而當/2S信號被禁止時，總線選擇邏輯102根據(jù)從第一輸出緩沖器100提供的總線請求信號BR0-BRn輸出總線選擇信號BA0-BAn(正常模式)。應該注意的是，在正常模式中當一特定芯片開始使用總線時，總線選擇邏輯102將停止信號加到循環(huán)電路101上。
通過檢測總線請求信號BR0-BRn來輸出總線保留信號BRr0-BRrn的總線保留信號發(fā)生單元103由多個總線保留信號發(fā)生器103-1至103-n組成，如圖6所示。這里，每個總線保留信號發(fā)生器包括一個D觸發(fā)器20，根據(jù)系統(tǒng)時鐘信號SCLK對一個總線請求信號BRx(x＝0，1，...，n)進行采樣；一個異或門21，接收來自D觸發(fā)器20的輸出信號和總線請求信號BRx；一個非門22，使總線請求信號BRx反相；以及一個與門23，對分別來自非門22和異或門21的輸出進行AND操作，從而輸出總線保留信號BRrx。
為FIFO105產(chǎn)生各種時鐘信號的時鐘信號發(fā)生單元104接收總線選擇信號BA0-BAn、總線保留信號BRrx和/2S信號，從而輸出一個輸入時鐘信號ICLK、一個輸出時鐘信號OCLK和一個No BAx(NBA)信號。如圖7所示，時鐘信號發(fā)生單元104包括一個或門30，對NBA、/2S和系統(tǒng)時鐘信號進行OR操作，從而輸出輸出時鐘信號OCLK；一個OR門31，對總線保留信號BRr0-BRrn和一個非空(/NE)信號進行OR操作；一個與門32，對或門31的輸出和/NE信號進行AND操作，從而輸出輸入時鐘信號ICLK；以及一個與非門33，對多個總線選擇信號BA0-BAn進行NAND操作，從而輸出NBA信號，當總線選擇信號BA0-BAn都被禁止(高電平)時NBA信號被允許(低電平)。
FIFO105根據(jù)來自時鐘信號發(fā)生單元104的輸入和輸出時鐘信號ICLK、OCLK存儲并輸出總線保留信號BRr0-BRm。另外，F(xiàn)IFO105帶有一個對總線保留信號BRx進行計數(shù)的計數(shù)器。這里，當存儲的總線保留信號BRx為兩個或更多時，F(xiàn)IFO105輸出處于低電平的/2S信號，從而允許其他電路工作在總線請求保留模式。此外，F(xiàn)IFO105在最后一個存儲區(qū)域存儲第一個輸入的總線保留信號BRr，從第二個輸入的總線保留信號BRr起在其中運用先進先出模式。在輸出了所有存儲的總線保留信號BRx之后，F(xiàn)IFO105刪除第一個輸入的總線保留信號BRr。同樣，當存滿存儲的總線保留信號BRx時，F(xiàn)IFO105向時鐘信號發(fā)生單元104輸出/NE信號，從而禁止輸入時鐘信號ICLK。
當/2S信號被禁止時，第二輸出緩沖器106停止操作。而當/2S信號被允許時，第二輸出緩沖器106向總線選擇邏輯102輸出從FIFO105輸出的總線保留信號BRr0-BRrn。
現(xiàn)在參考
依據(jù)本發(fā)明的總線主控保留和仲裁電路的操作。
總線保留信號發(fā)生單元103接收來自多個外部芯片的總線請求信號BR0-BRn，并通過圖6中顯示的保留信號發(fā)生器103-1至103-n輸出短脈沖類型的總線保留信號BRr0-BRrn。這里，由于/NE信號為高電平，時鐘信號發(fā)生單元104的與門32輸出也是短脈沖類型的輸入時鐘信號ICLK，與非門33輸出低電平NBA信號，因為當前沒有總線選擇信號BA0-BAn從總線選擇邏輯102提供出。因此，F(xiàn)IFO105根據(jù)時鐘信號發(fā)生單元104提供的輸入時鐘信號ICLK順序地在其中存儲總線保留信號BRr0-BRrn，在FIFO105中提供的計數(shù)器(未顯示)對存儲的總線保留信號的數(shù)目進行計數(shù)。在這里應該注意的是，總線保留信號從第二個輸入的總線保留信號起被順序地存儲在FIFO105的存儲區(qū)域中，第一個輸入的總線保留信號被存儲在其存儲區(qū)域的最后一個部分。
在這里，為了方便說明，如圖4A至4C所示，將順序輸入的總線請求信號BR0、BR5、BR3、BR2作為例子進行說明。
首先，當?shù)谝煌獠啃酒跁r間t1提供出總線請求信號BR0時，總線保留信號發(fā)生單元103檢測總線請求信號BR0，因此輸出短脈沖類型的10000...模式的總線保留信號BRr0，F(xiàn)IFO105根據(jù)輸入時鐘信號ICLK在存儲區(qū)域的最后一部分存儲總線保留信號BRr0。由于當前的NBA信號處于低電平并且總線保留信號的個數(shù)為1，F(xiàn)IFO105輸出處于高電平的/2S信號。結果，第二輸出緩沖器106根據(jù)通過或門OR1提供的處于高電平的/2S信號停止操作，第一輸出緩沖器100和循環(huán)電路101根據(jù)由非門IN1反相的/2S信號開始驅動。
因此，與在現(xiàn)有技術中一樣，被提供到一個循環(huán)切換引腳SW的低電平/2S信號使總線選擇邏輯102執(zhí)行正常的操作模式。也就是說，總線選擇邏輯102從第一輸出緩沖器100接收總線請求信號BR0，并且當?shù)谝恍酒幪枌趤碜匝h(huán)電路101的總線選擇信號BS0時，輸出用于將總線主控權給予第一芯片的總線選擇信號BA0，還將停止信號輸出到循環(huán)電路101。因此，第一芯片使用總線發(fā)送/接收數(shù)據(jù)，循環(huán)電路101的驅動根據(jù)停止信號被中止，直到第一芯片結束使用總線。
然而，當總線請求信號BR5、BR3分別從第六和第四芯片產(chǎn)生、而第一芯片正使用總線時，總線請求信號BR5、BR3分別被讀出為0000010...、0001000...，并如上所述被順序地存儲在總線保留信號發(fā)生單元103中。在這里，在FIFO105中提供的計數(shù)器對總線保留信號BRr5、BRr3進行計數(shù)，從而以低電平輸出/2S信號。在這里，當輸入的總線保留信號BRrx超過FIFO105的存儲容量時，F(xiàn)IFO105向時鐘信號發(fā)生單元104輸出/NE信號，以便總線保留信號發(fā)生單元103不再向FIFO105輸出總線保留信號BRrx。然后，當?shù)谝恍酒Y束使用總線時，時鐘信號發(fā)生單元104向FIFO105提供低電平的NBA信號，F(xiàn)IFO105然后根據(jù)輸出時鐘信號OCLK輸出第二個輸入的總線保留信號BRr5。
因此，第一輸出緩沖器100和循環(huán)電路101的驅動根據(jù)處于低電平的/2S信號被中止，第二輸出緩沖器106開始驅動，總線選擇邏輯102根據(jù)提供到其循環(huán)切換引腳SW的處于高電平的/2S信號處理保留操作模式。即，根據(jù)通過第二輸出緩沖器106提供的保留信號BRr5，總線選擇邏輯102輸出將總線主控權給予第六芯片的總線選擇信號BA5。然后，當?shù)诹酒Y束使用總線，因此時鐘信號發(fā)生單元104提供處于低電平的NBA信號時，F(xiàn)IFO105通過第二輸出緩沖器106向總線選擇邏輯102輸出下一個總線保留信號BRr3。因此，總線選擇邏輯102根據(jù)保留信號BRr3輸出總線選擇信號BA3，使第四芯片獲得總線主控權。
然而，由于來自第一芯片的總線保留信號BRr0是當前保留在FIFO105中的唯一的總線保留信號，所以FIFO105輸出處于高電平的/2S信號，然后刪除存儲在存儲區(qū)域的最后一部分中的總線保留信號BRr0，并將計數(shù)器復位，以便能夠在其中存儲另一個新的總線保留信號。于是，從FIFO105提供的處于高電平的/2S信號中止第二輸出緩沖器106的操作，而第一輸出緩沖器100和循環(huán)電路101恢復其操作。并且，總線選擇邏輯102根據(jù)提供到其循環(huán)切換引腳SW的/2S信號返回正常操作模式。此外，當?shù)谒男酒跁r間t2結束使用總線并且在時間t3從第三芯片提供出總線請求信號BR5時，總線選擇邏輯102與現(xiàn)有技術中一樣執(zhí)行正常操作模式。
如上所述，當提供了多個總線請求信號BR0-BRn時，本發(fā)明的總線主控保留/仲裁電路保留并順序地處理總線請求信號BR0-BRn。這種操作解決了現(xiàn)有技術中不能將總線主控權給予一特定芯片的問題。也就是說，如圖8所示，總線選擇邏輯102首先檢查提供到其循環(huán)切換引腳SW的/2S信號是否是高電平(S30)。如果/2S信號是高電平，總線選擇邏輯102執(zhí)行保留操作模式(S31)，而如果/2S是低電平，則總線選擇邏輯102與現(xiàn)有技術中一樣執(zhí)行正常操作模式(S32)。接著，當完成相應芯片的總線使用時，重復執(zhí)行上述步驟(S30-S32)(S33)。
依據(jù)本發(fā)明的總線主控保留和仲裁電路通過執(zhí)行對不定期提供的總線請求信號的順序的總線保留和仲裁操作，解決了不能將總線主控權給予特定芯片的問題。
此外，由于依據(jù)本發(fā)明的總線主控保留和仲裁電路根據(jù)保留信號的數(shù)目在正常和保留模式之間切換總線選擇邏輯的模式，可以更有效地保留和仲裁總線使用請求，最終可以獲得系統(tǒng)的可靠性。
對于本領域普通技術人員來說顯而易見的是，在不偏離本發(fā)明的精神或范圍的情況下，在本發(fā)明的總線主控保留和仲裁電路及使用該電路的方法中可以進行各種修改和變化。因此，本發(fā)明覆蓋了落入附帶的權利要求及其等同范圍內的該發(fā)明的修改和變化。
權利要求
1.一種總線主控保留和仲裁電路，包括一個第一輸出緩沖器，用于緩沖多個總線請求信號；一個循環(huán)電路，用于輸出周期性的總線選擇號；一個總線保留信號發(fā)生電路，用于通過檢測總線請求信號來輸出總線保留信號并輸出表示保留信號存儲狀態(tài)的第一信號；以及一個總線選擇邏輯，用于根據(jù)第一輸出緩沖器或總線保留信號發(fā)生電路的輸出來輸出總線選擇信號，根據(jù)第一信號切換該總線選擇邏輯的操作模式。
2.如權利要求1所述的總線主控保留和仲裁電路，其特征在于當至少兩個總線保留信號存儲在總線保留信號發(fā)生電路中時，第一信號被允許，于是第一輸出緩沖器和循環(huán)電路停止運行。
3.如權利要求1所述的總線主控保留和仲裁電路，其特征在于當?shù)谝恍盘柋唤箷r，總線選擇邏輯工作在正常模式，當?shù)谝恍盘柋辉试S時，總線選擇邏輯工作在保留模式。
4.如權利要求3所述的總線主控保留和仲裁電路，其特征在于在正常模式中，總線選擇邏輯根據(jù)來自第一輸出緩沖器的總線請求信號和來自循環(huán)電路的總線選擇號輸出總線選擇信號，在保留模式中，總線選擇邏輯根據(jù)來自總線保留信號發(fā)生電路的輸出輸出總線選擇信號。
5.如權利要求1所述的總線主控保留和仲裁電路，其特征在于所述總線保留信號發(fā)生電路在輸出最后輸入的總線請求信號之后，不輸出而是刪除第一個輸入的總線請求信號。
6.如權利要求1所述的總線主控保留和仲裁電路，其特征在于所述總線保留信號發(fā)生電路包括一個總線保留信號發(fā)生單元，用于檢測多個總線請求信號；一個時鐘信號發(fā)生單元，用于輸出輸入時鐘信號和輸出時鐘信號和一第二信號；一個FIFO，用于根據(jù)來自時鐘信號發(fā)生單元的時鐘信號存儲總線保留信號；以及一個第二輸出緩沖器，用于向總線選擇邏輯輸出FIFO提供的總線保留信號。
7.如權利要求6所述的總線主控保留和仲裁電路，其特征在于FIFO包括一個對總線保留信號的數(shù)目進行計數(shù)的計數(shù)器，并且當其中存儲著至少兩個總線保留信號時允許所述第一信號。
8.如權利要求6所述的總線主控保留和仲裁電路，其特征在于所述第二信號由對總線選擇信號進行OR操作產(chǎn)生，如果總線保留信號超過FIFO的存儲容量，F(xiàn)IFO向時鐘信號發(fā)生單元輸出一個容量超過信號。
9.如權利要求7所述的總線主控保留和仲裁電路，其特征在于所述FIFO輸出最后輸入的保留信號，然后禁止第一信號，并刪除第一個輸入的保留信號，然后將計數(shù)器復位。
10.如權利要求6所述的總線主控保留和仲裁電路，其特征在于所述總線保留信號發(fā)生單元包括多個總線保留信號發(fā)生器，每個總線保留信號發(fā)生器包括一個D觸發(fā)器，根據(jù)系統(tǒng)時鐘信號對總線請求信號進行采樣；一個異或門，接收來自D觸發(fā)器的輸出信號和總線請求信號；一個非門，使總線請求信號反相；以及一個與門，通過對來自非門和異或門的輸出進行AND操作來輸出總線保留信號。
11.如權利要求6所述的總線主控保留和仲裁電路，其特征在于所述時鐘信號發(fā)生單元包括一個第一或門，對多個總線保留信號進行OR操作；一個與門，對第一或門的輸出和來自FIFO的容量超過信號進行AND操作，從而輸入輸入時鐘信號；一個與非門，對多個總線選擇信號進行NAND操作，從而輸出第二信號；以及一個第二或門，對第一、第二信號和系統(tǒng)時鐘信號進行OR操作，從而產(chǎn)生輸出時鐘信號。
12.如權利要求11所述的總線主控保留和仲裁電路，其特征在于當至少兩個總線保留信號存儲在FIFO中時，所述第一信號被允許。
13.一種總線主控保留和仲裁電路，包括一個第一輸出緩沖器，用于緩沖多個總線請求信號；一個總線保留信號發(fā)生單元，用于檢測總線請求信號；一個時鐘信號發(fā)生單元，用于產(chǎn)生輸入和輸出時鐘信號；一個FIFO，根據(jù)來自時鐘信號發(fā)生單元的時鐘信號存儲總線保留信號，并輸出一個表示保留信號存儲狀態(tài)的第一信號；一個第二輸出緩沖器，用于緩沖來自FIFO的總線保留信號；一個循環(huán)電路，用于輸出周期性的總線選擇號；以及一個總線選擇邏輯，根據(jù)所述第一信號切換到正常模式或保留模式，并根據(jù)第一輸出緩沖器或總線保留信號發(fā)生單元的輸出來輸出總線選擇信號。
14.如權利要求13所述的總線主控保留和仲裁電路，其特征在于當至少兩個總線保留信號存儲在總線保留信號發(fā)生電路中時，所述第一信號被允許，于是第一輸出緩沖器和循環(huán)電路停止運行。
15.如權利要求13所述的總線主控保留和仲裁電路，其特征在于在正常模式中，總線選擇邏輯根據(jù)來自第一輸出緩沖器的總線請求信號和來自循環(huán)電路的總線選擇號輸出總線選擇信號，在保留模式中，總線選擇邏輯根據(jù)來自總線保留信號發(fā)生電路的輸出輸出總線選擇信號。
16.如權利要求13所述的總線主控保留和仲裁電路，其特征在于所述FIFO從第二個輸入的總線保留信號起順序地輸出總線保留信號，然后在輸出最后一個輸入的總線保留信號之后，刪除第一個輸入的總線保留信號。
17.如權利要求13所述的總線主控保留和仲裁電路，其特征在于所述FIFO在輸出最后一個輸入的總線保留信號之后，禁止所述第一信號，并對一計數(shù)器復位。
18.一種總線主控保留和仲裁方法，包括第一步驟，檢查一第一信號是否被允許；第二步驟，當?shù)谝恍盘柋唤箷r，根據(jù)來自一個FIFO的總線請求信號執(zhí)行一個正常操作模式以輸出總線選擇信號；第三步驟，當?shù)谝恍盘柋辉试S時，根據(jù)來自一個FIFO的總線保留信號執(zhí)行一個保留操作模式以輸出總線選擇信號；以及第四步驟，每次當總線使用結束時重復第一到第三步驟。
19.如權利要求18所述的總線主控保留和仲裁方法，其中當至少兩個總線保留信號被保存在FIFO中時，所述第一信號被允許，并且FIFO將第一個輸入的總線保留信號保存在最后一個存儲區(qū)域，并從第二個輸入的總線保留信號起順序地輸出總線保留信號。
20.如權利要求18所述的總線主控保留和仲裁方法，其中FIFO在輸出最后一個輸入的總線保留信號之后，禁止所述第一信號，并刪除第一個輸入的總線保留信號。
全文摘要
一種總線主控保留和仲裁電路,包括:一個第一輸出緩沖器,用于緩沖多個總線請求信號;一個循環(huán)電路,用于輸出周期性的總線選擇號;一個總線保留信號發(fā)生電路,用于通過檢測總線請求信號來輸出總線保留信號并輸出表示保留信號存儲狀態(tài)的第一信號;以及一個總線選擇邏輯,用于根據(jù)第一輸出緩沖器或總線保留信號發(fā)生電路的輸出來輸出總線選擇信號,根據(jù)第一信號切換該總線選擇邏輯的操作模式。
文檔編號G06F13/38GK1248745SQ9910048
公開日2000年3月29日 申請日期1999年1月29日 優(yōu)先權日1998年9月18日
發(fā)明者金永浩 申請人:Lg情報通信株式會社