高效化電能消耗的數據處理系統的制作方法

專利名稱：高效化電能消耗的數據處理系統的制作方法
技術領域：
本發明涉及一種高效化電能消耗的數據處理系統。


圖10示出了常規的數據處理系統的方框圖。該數據處理系統包括一個CPU(中央處理單元)100、一個ROM(只讀存貯器)105、一個RAM(隨機存取存貯器)106，一個存貯器設備107以及一個輸入/輸出單元108。該常規系統有一開關104，從兩個時鐘發生器101和102輸出的兩個時鐘信號中選定一個，并將該選定的時鐘信號提供給CPU100，以改變CPU100的運行頻率。當用戶撥動一個手動開關109時，定時控制器103從開關109接收一個信號，并且相應地輸出CPU時鐘的一個開關定時，開關104實際上是根據定時控制器103提供的開關定時來執行開關操作。通過CPU時鐘的轉換來調節正在執行的應用程序的運行速度。例如，有這樣一種情況，數據處理系統包含一個高速CPU，而由該數據處理系統執行的游戲程序原來是為較低速的CPU設計的。這有時會導致游戲程序運行太快，而時鐘頻率的降低則會將運行速度調節到一定的程度。
也可以通過將系統的電壓以5V降到3.3V來降低電能消耗。然而，就時鐘轉換與電能降低而言，常規的數據處理系統有以下問題(1)降低提供給CMOS晶體管電路的線電壓會降低電路的運行速度，因此，為了降低電能消耗而采取的減小線電壓的措施會給數據處理系統的運行帶來不良的影響。
(2)如果輸入運行還沒有執行時CPU時鐘被轉換到較低頻率的話，那么在輸入運行過程中就總會將具有最高頻率的一個時鐘施加到CPU，這就意味著輸入運行過程中并不能有效地降低電能消耗。
(3)對各種不同的應用程序而言，在兩個CPU時鐘之間轉換不能獲得合適的運行速度。
因此，本發明的一個目的是要提供一個改進的數據處理系統，它能同時獲得高效化的電能消耗和合適的運行速度。
本發明的數據處理系統包括一個微處理器；時鐘信號發生裝置，用于產生具有可變頻率的運行時鐘信號，并將該運行時鐘信號提供給微處理器；線電壓控制裝置，用于控制與運行時鐘信號的頻率相關的線電壓，并且將該線電壓提供給微處理器。
在這一系統中，可以將時鐘信號的頻率設置為一所需的數值，以便同時獲得適當的運行速度和高效的電能消耗。
在本發明的最佳實施例中，時鐘信號發生裝置包括用于產生參考時鐘信號的參考時鐘信號發生裝置；用第一分劃因子劃分運行時鐘信號的頻率以產生經過分劃的時鐘信號的第一分頻器；在調節運行時鐘信號的頻率以使得分頻時鐘信號的相位與參考時鐘信號的相位一致的同時，產生運行時鐘信號的電路。
通過調節第一分劃因子，可以將運行時鐘信號的頻率設置為所需的數值。
上述電路包括一個相位比較器，用于將分頻時鐘信號的相位與參考時鐘信號的相位進行比較，以產生代表兩個相位間的相位偏差的偏差信號；一個用于處理該偏差信號的低通濾波器；一個壓控振蕩器，用于產生響應低通濾波器的輸出信號的運行時鐘信號。線電壓控制裝置包括一個控制電路，用于以低通濾波器的輸出信號的電平為函數來控制線電壓。
提供給微處理器的線電壓是根據低通濾波器輸出的信號的電平來進行控制的。這就使得微處理器的線電壓與運行時鐘信號的頻率相關聯。
時鐘信號產生裝置還包括一個第一存貯器，它耦合到微處理器上，用于存貯第一分劃因子。
參考時鐘信號產生裝置包括初始時鐘信號產生裝置，用于產生一個具有預定頻率的初始時鐘信號；第二分頻器，用于以第二分劃因子來劃分初始時鐘信號的預定頻率，以產生參考時鐘信號； 第二存貯器，它耦合到微處理器上，用于存貯第二分劃因子。
微處理器可以改變第一分劃因子和第二分劃因子，以便將時鐘信號的頻率設置為所需要的值。
在本發明的另一個最佳實施例中，線電壓控制裝置包括一個控制電路，用于以運行時鐘信號的頻率為函數來控制線電壓。
線電壓控制裝置還包括用于限定線電壓上限的上限控制裝置和用于限定線電壓下限的下限控制裝置，因此線電壓被限定在下限與上限之間的范圍之內。
在本發明的又一實施例中，時鐘信號發生裝置包括一個用于限制運行時鐘信號最高頻率的頻率限制器。
通過下面結合附圖對最佳實施例所作的詳細描述，可以進一步弄清本發明的上述以及其它目的、特性及優點。
圖1的方框圖示出了作為本發明的第一實施例的一個計算機系統；圖2的方框圖示出了處理速度調器8的內部電路結構；圖3的方框圖示出了線電壓控制器9的內部結構；圖4的方框圖示出了本發明第二實施例中處理速度調節器8的內部電路結構；圖5的方框圖示出了頻率限制器26的內部結構；圖6(a)至6(g)示出了第二實施例的運行時序圖；圖7(A)和7(B)示出了在沒有和帶有頻率限制器26的電路之間進行的運行時鐘頻率fCPCK的收斂情況比較；圖8(a)至g(g)示出了頻率限制器26的時序圖；圖9的方框圖示出了具有根據運行時鐘頻率fCPCK執行電壓控制的線電壓控制電路9d的一個電路結構；圖10的方框圖示出了一個常規的數據處理系統。
圖1的方框圖示出了作為本發明第一實施例的計算機系統。該計算機系統包括一個CPU1，一條CPU總線10，一個ROM4，一個RAM5，一個存儲裝置6，一個輸入/輸出單元7以及一個處理速度調節器8。CPU總線10耦合到ROM4、RAM5、存儲裝置6、輸入/輸出單元7以及處理速度調節器8。處理速度調節器8產生一個提供給CPU1的運行時鐘信號CPCK。CPU1與運行時鐘信號CPCK同步運行。處理速度調節器8也產生一個提供給計算機系統的元件——包括CPU1、ROM4和RAM5——的線電壓E。CPCU1經由CPU總線10控制整個系統的運行。輸入/輸出單元7包括輸入設備，諸如鍵盤、鼠標、指示筆、觸摸板、以及用于網絡系統的接收電路；輸入/輸出單元7也包括輸出設備，諸如CRT顯示器、液晶顯示器以及其它平板顯示器。處理速度調節器8包括一個PLL(鎖相環)電路3，一個分劃因子存儲器2，一個參考分劃因子存儲器12以及一個線電壓控制器9。
圖2的方框圖示出了處理速度調節器8的內部電路結構。PLL電路3包括一個相位比較器20，一個環路濾波器(LPF)21，一個壓控振蕩器(VCO)22，一個分頻器23，一個參考時鐘發生器24、一個振蕩器25以及一個參考分頻器27。狹義地說，PLL電路包括相位比較器20、環路濾波器21和壓控振蕩器22。線電壓控制電路9還包括一個上限電壓限制器9a，一個下限電壓限制器9b和一個線電壓控制電路9c。
參考分劃因子存儲器12和分劃因子存儲器2分別經由CPU總線10耦含到CPU1，并且存儲CPU1提供的參考分劃因子M和分劃因子N。具有振蕩器25(如石英晶體振蕩器)的參考時鐘發生器24產生一個初始時鐘信號RCK0。參考分頻器27用存儲在參考分劃因子存儲器12中的參考分劃因子M劃分初始時鐘信號RCK0的頻率，以產生一個參考時鐘信號RCK1。
分劃因子N和參考分劃因子M分別相應于本發明權利要求書中所稱的第一分劃因子和第二分劃因子。
參考時鐘信號RCK1作為一個參考信號從參考分頻器27提供到相位比較器20，而一個經分劃的時鐘信號DVCK被作為要予以比較的從屬信號由分頻器23提供給相位比較器20。相位比較器20將分劃的時鐘信號DVCK與參考時鐘信號RCK1進行比較，產生一個代表這兩個信號RCK1和DVCK的相位差的偏差信號CPS。偏差信號CPS被傳送到其中具有電荷抽運(charge pump)電路的環路濾波器21。環路濾波器21中的電荷抽運電路產生一個電壓控制信號LPS。該電壓控制信號LPS的電平依賴于偏差信號CPS以及一些輸入給環路濾波器21的同樣脈沖的電平。
由環路濾波器21輸出的電壓控制信號LPS被傳送到壓控制振蕩器22和線電壓控制電路9。壓控振蕩器22產生一個其頻率取決于電壓控制信號LPS的電壓水平的運行時鐘信號CPCK。分頻器23用存貯在分劃因子存貯器2中的分劃因子N劃分運行時鐘信號CPCK的頻率，產生分頻時鐘信號DVCK。該分頻時鐘信號DVCK由分頻器23提供到相位比較器20，以便如上所述與參考時鐘信號RCK1進行比較。運行時鐘信號CPCK的頻率收斂，以使得兩個信號RCK1與DVCK的相位差趨于零。收斂之后運行時鐘信號CPCK的頻率等于參考時鐘信號RCK1的頻率fRCK1與分劃因子N的乘積，即N×fRCK1。初始時鐘信號RCK0的頻率frcko、參考時鐘信號的頻率frckl以及運行時鐘信號CPCK的頻率fcpck具有以下關系fRCK1＝fRCK0/M ……………(1)fCPCK＝N×fRCK1＝N×fRCK0/M……………(2)例如，當fRCK0＝10KHZ，M＝4，N＝2時fRCK1＝2.5KHZ，fCPCK＝5KHZ。
只需改寫存貯在分劃因子存貯器2中的分劃因子N和存貯在參考分劃因子存貯器12中的參考分劃因子M，CPU1可以將運行時鐘信號CPCK的頻率fCPCK調節到任何需要的值。這一優點歸功于分劃因子存貯器2和參考分劃因子存貯器12。
線電壓控制電路9包括用于分別限定線電壓E的上限和下限的上限電壓限制器9a和下限電壓限制器9b，以及用于控制線電壓E的電平的線電壓控制器9c。從環路濾波器21提供電壓控制信號LPS給線電壓控制電路9。線電壓控制電路9控制線電壓E，該電壓被提供給計算機系統的各個不同電路。從另一個電源(沒有示出)供給環路濾波器21和壓控振蕩器22一固定的電壓，該電壓與線電壓E不同。
線電壓控制電路9響應電壓控制信號LPS的電平，控制其輸出電壓E的電平。如前所述，提供給CPU1的運行時鐘信號CPCK的頻率fCPCK也根據電壓控制信號LPS的電平予以控制。這就意味著運行時鐘信號CPCK的頻率與系統的線電壓E是相關的。因此，計算機系統根據運行時鐘信號CPCK的頻率，以一個適當的速度運行，與此同時，它的電能消耗也根據運行時鐘信號CPCK的頻率被降低。
圖3的方框圖示出了線電壓控制電路9的內部結構。上限電壓限制器9a和下限電壓限制器9b用兩個電阻從接地電勢分出一固定電壓Vo，以分別產生最大電壓VMAX和最小電壓VMIN。線電壓控制器9c包括有兩個比較器41和42，一個與門43，兩個反相器(非門)44和45，三個開關51至53，以及一個DC-DC轉換器60。
第一比較器41將上限電壓限制器9a提供的最大電壓VMAX與環路濾波器21輸出的電壓控制信號LPS的電平進行比較。如果LPS≤VMAX，那么第一比較器41產生H(高)電平的輸出信號Q41；如果VMAX＜LPS，那么產生L(低)電平的輸出信號。第二比較器42將下限電壓限制器9b提供的最小電壓VMIN與電壓控制信號LPS的電平進行比較。如果VMIN≤LPS，那么第二比較器42產生H電平的輸出信號Q42；如果LPS＜VMN，則產生L電平的輸出信號Q42。第一比較器41的輸出信號被提供給與門43和第一反相器44，而第二比較器的輸出信號被提供給與門43和第二反相器45。與門43輸出一個開關信號，用于連接和斷開第一開關51，而第一反相器44和第二反相器45分別輸出開關信號，用于分別連接和斷開第二開關52和第三開關53。第一至第三開關51至53分別在其輸入端接收電壓控制信號LPS、最大電壓VMAX和最小電壓VMIN。三個開關51至53中的其中一個將其輸出作為參考電壓VREF提供給DC-DC轉換器60。根據第一和第二比較器41和42的比較結果，電壓控制信號LPS、最大電壓VMAX以及最小電壓VMIN中的其中一個被作為參考電壓VREF提供給DC-DC轉換器60。
如圖3所示，提供給DC-DC轉換器60的參考電壓VREF是根據電壓控制信號LPS的電平按如下方式來確定的當LPS＜VMIN時， VREF＝VMIN當VMIN≤LPS≤VMAX時，VREF＝LPS當VMAX＜LPS時， VREF＝VMAX在圖3所示的電路中，提供給DC-DC轉換器60的參考電壓VREF正比于位于最大電VMAX和最小電壓VMIN所限定的電壓范圍之內的電壓控制信號LPS的電平，因此從DC-DC轉換器輸出到計算機系統其它電路的線電壓E也正比于位于預定電壓范圍內的電壓控制信號LPS的電平。
CPU1的電能消耗由下面的式子給出W＝∑E2×p×f×c……………(3)其中“W”代表電能消耗[瓦特]，“E”表示線電壓[伏]，“P”代表信號運行因子[指令/時鐘]，“fCPCK”代表運行時鐘信號CPCK的頻率[赫茲]，“C”代表計算機系統的電容單元[F]。
信號運行因子P指示在每個時鐘周期CPU1執行多少條指令。某些目前可以獲得的微處理器在一個時鐘周期執行若干條指令。這些微處理器的電能消耗與在一個時鐘周期中執行的指令數成正比增加，因此信號運行因子P引入該效應來計算電能消耗。信號運行因子P依賴于用作CPU1的微處理器的型號。電容單元C也是與計算機系統的結構相關的一個固定值。因此方程式(3)中的變量是線電壓E和運行時鐘頻率fCPCK。因此，通過調節運行時鐘頻率fCPCK和線電壓E，可以同時獲得降低的電能消耗和適當的運行速度。運行時鐘信號CPCK的頻率fCPCK被任意設置，以獲得一個應用程序的適當運行速度，而線電壓E被相關于運行時鐘頻率fCPCK予以控制。
假設初始時鐘信號RCK0(圖2)的頻率fRCK0等于10KHZ，參考分劃因子M等于4，如果分劃因子N設置為2，fRCK1和fCPCK分別等于2.5KHZ和5KHZ 。在執行一個字處理程序時，在輸入設備的非運行狀態過程中，如果分劃因子N被設置為2，那么方程(2)計算出運行時鐘頻率fCPCK等于5KHZ。另一方面，當輸入設備處在運行狀態時，如果分劃因子N被設置為2，那么運行時鐘頻率fCPCK變為100KHZ。與此類似，運行時鐘頻率在屏幕卷運過程中可以設置為5MHZ，而在計算過程中可以設置為30MHZ。根據計算機系統的各種不同運行模式確定分劃因子N，同時獲得適合于每一運行模式的運行速度以及降低了電能消耗。此外，根據各種運行程序來設置分劃因子N也可給出適合于每一運行程序的運行速度。
一個應用程序可能設置一個所需的程序運行速度FT和代表CPU1的相關處理速度的性能因子CT。下面的方程(4)由參數FT和CT確定運行時鐘頻率fCPCK。
fCPCK＝fRCK1×FT×CT………(4)性能因子CT是參考微處理器的處理速度與實際安裝在計算機系統中的微處理器的處理速度SCMP之比，即CT＝SREF/SCMP。假設一個i486處理器(Intel公司的商標)的處理速度SREF為1.0，而一個Pentium處理器(Intel公司的商標)的處理速度SCMP為4.0，那么對i486處理器而言，性能因子CT為1，而對Pentium處理器而言，性能因子CT為0.25。方程(4)表明具有較小性能因子CT的微處理器，也就是說具有較大處理速度的微處理器，對同樣的運行速度FT而言，需要較小的運行時鐘頻率fCPCK。
性能因子CT和運行速度FT在每個應用程序中可以規定為它的運行條件。性能因子CT依賴于用作CPU1的微處理器的型號，并且只在用戶第一次執行每個應用程序或當應用程序被安裝到系統中時設置一次。用戶可以從不同型號的微處理器中選擇一種，所有這些型號都作為選擇對象顯示在屏幕上。用戶也可以根據偏愛改變運行速度FT。
根據方程(2)和(4)，存貯在分劃因子存貯器2中的分劃因子N可以表示為N＝FT×CT……………(5)CPU1將這樣確定的分劃因子N寫入分劃因子存貯器2，以獲得用戶指定的所需運行速度FT。
現在考慮這樣一種情況，一個包括程序思考過程的游戲程序被性能因子為1的CPU1所執行，參考時鐘頻率fRCK1被設置為2.5KHZ，在輸入運行處于待機狀態時，當運行速度FT被設為40，也就是說當分劃因子被設置為40時，運行時鐘頻率為100KHZ，從而電能消耗被有效地降低。另一方面，在程序進入思考過程時，當運行速度FT被設置為12,000，也就是說當分劃因子N被設置為12,000時，運行時鐘頻率fCPCK為30MHZ，從而能進行高速處理。
在另一種情況下，微處理器的性能因子CT為0.25，如果運行速度FT被設置為40的話，分劃因子N成為10，運行時鐘頻率相應地成為25MHZ。如果運行速度FT被設置為12,000的話，分劃因子N成為3,000，運行時鐘頻率成為7.5MHZ 。根據微處理器的解匙能力以及對應用程序的處理，本實施例的結構獲得一個適當的運行速度。為了執行在游戲中間運行速度FT發生變化的高電平游戲，運行時鐘可以在幾百赫茲至幾十兆赫茲的范圍內變化。
在多操作系統環境下，一個計算機系統由若干操作系統所管理，各個操作系統可能具有不同的最佳運行速度。當若干應用程序在每個操作系統上執行時，每個應用程序的最佳運行速度FT各不相同。本發明即使在這樣的情況下，也能同時獲得相對于各個應用程序的最佳運行速度FT以及對電能消耗的有效降低。
圖4的方框圖示出了在本發明的第二實施例中的處理速度調節器8的內部電路結構。圖4所示的電路除了圖2所示的元件外還包括一個頻率限制器26。該頻率限制器26接收從參考時鐘發生器24輸出的初始時鐘信號RCK0、從分頒器23輸的分頻時鐘信號DVCK以及從壓控振蕩器22輸出的運行時鐘信號CPCK。頻率限制器26響應這些輸入信號產生頻率控制信號CPSW，并將頻率控制信號CPSW提供給相位比較器20 。如后面將要描述的那樣，當運行時鐘信號CPCK到達預定的最大頻率時，頻率限制器26改變頻率控制信號CPSW的電平，以便將相位比較器20的輸出CPS設置為高阻抗狀態，這就導致了對運行時鐘信號CPCK的最大頻率的調節。
圖5的方框圖示出了頻率限制器26的內部結構。該頻率限制器26包括一個計數電路30和一個觸發電路(FF)31。當初始時鐘信號ROK0上升為H電平時，計數電路30的內部計數的器被重新設置為零；與此相反，當初始時鐘信號ROK0下降為L電平時，計數電路30開始累計運行時鐘信號CPCK的脈沖數。當計數電路30的計數值達到相應于可允許最大運行時鐘頻率fCPCK的一個預定值時，計數電路30設置一個從L電平到H電平的上升信號UPS。該上升信號UPS被輸入到計數電路30的啟動端和觸發器31的時鐘輸入端。一旦上升信號UPS上升到H電平，計數電路30即停止計數，而觸發器31將頻率控制信號CPSW從L電平提升到H電平。從相位比較器20(圖4)提供的偏差倍號CPS響應頻率控制信號CPSW上升到H電平，被強制設置為高阻抗狀態。觸發器31響應從分頻器23提供的分頻時鐘信號DVCK的脈沖而復位，從而頻率控制信號CPSW下降到L電平，這導致了取消對偏差信號CPS的限定。
圖6(a)至6(g)的時序圖，示出了頻率限制器26的操作情況。圖6(c)和6(d)示出了電路在不帶頻率限制器26(圖2所示的電路)時的運行情況，而圖6(e)至6(g)示出了帶有頻率限制器26時的電路(圖4所示的電路)運行情況。圖6(a)和6(b)所示的運行對兩個電路都是共同的。
在圖6(g)所示的周期A中，CPU1改寫存儲在分劃因子存貯器2中的分劃因子N為一個較大的值，以便增大運行時鐘頻率fCPCK。在時間點B，根據改寫之前分劃因子N的初始值予期分頻器22產生分頻時鐘信號DVCK的一個脈沖(圖6(b)。但由于分劃因子N已在周期A被改寫為一個較大的值，因此在時間B沒有產生分頻時鐘信號DVCK的脈沖，相位比較器20因而將偏差信號CPS(圖6(c))從高阻抗狀態改變為H電平。圖6(c)中的阻影部分代表高陰抗狀態。當偏差信號CPS在時刻B上升為H電平后，從環路濾波器21輸出的電壓控制信號LPS(圖6(d))的電勢逐漸增大，該增大的電勢導致運行時鐘信號CPCK(圖6(g))的頻率fCPCK逐漸增大，所述運行時鐘信號CPCK是由壓控振蕩器22產生的。圖6(g)的陰影部分代表波形不能精確示意的高頻區域。
在沒有頻率限制器26的電路中(圖2)，如圖6(b)至6(d)所示，電壓控制信號LPS的電勢持續增長，直到在時刻D產生分頻時鐘信號DVCK的下一個脈沖為至。這導致了運行時鐘信號CPCK的頻率fCPCK的持續增長。
舉例來說，假定運行時鐘信號CPCK的頻率在時刻E將超出CPU1的工作范圍，在這種情況下，帶有頻率限制器26的電路(圖4)動作，以控制在時刻E運行時鐘信號CPCK的頻率fCPCK增長。如圖6(e)和6(f)所示，該電路在時刻E將偏差信號CPS設置為高阻抗狀態，以阻止電壓控制信號LPS的電勢的增長。PLL電路(圖4中的元件20至23)動作，以使得分頻時鐘信號DVCK的相位收斂到參考時鐘信號RCK1的相位。結果運行時鐘信號CPCK的頻率fCPCK收斂到一個預定的值，分劃因子存儲器2中的分劃因子對此予以指定。圖7(A)和7(B)示出了在不帶和帶有頻率限制器26之間進行的運行時鐘頻率fCPCK收斂情況的比較。在不帶頻率限制器26的電路中，沒有運行時鐘頻率fCPCK的上限，如圖7(A)所示。與此相反，在帶有頻率限制器26的電路中，時鐘頻率fCPCK逐漸收斂到位于上限fMAX所限定的范圍之內的一個目標值，如圖7(B)所示。雖然在任一情況下，時鐘頻率fMAX收斂到同一目標值，但頻率限制器26動作能使得時鐘頻率fCPCK被限制在CPU1的額定工作范圍內。頻率限制器26也能加速向目標值的收斂。
圖8(a)至8(g)的時序圖詳細示出了圖4和圖5所示電路的運行情況。圖5的電路圖示出，在當初始時鐘信號RCK0(圖8(c))為L電平時的時間周期內，計數電路對運行時鐘信號CPCK的脈沖進行累計，并且響應初始時鐘信號RCK0的上升而復位。在圖8(d)的例子中，運行時鐘信號CPCK的頻率在緊挨著時刻E之前的周期F內顯著增長。因此，計數電路30在時刻E完成對預定數目的累計，并將上升信號UPS(圖8(e))從L電平改變為H電平。響應上升信號UPS的上升，計數電路30停止計數，從觸發器31輸出的頻率控制信號CPSW(圖8(f))上升為H電平。接著，相位比較器20響應頻率控制信號CPSW的上升，強制設置偏差信號CPS為高阻抗狀態。當分頻時鐘信號DVCK(圖8(b))的脈沖在時刻D被提供時，觸發器31復位，從而將頻率控制倍號CPCW從H電平返回到L電平。由于相位比較器20響應分頻時鐘信號DVCK的脈沖將偏差信號CPS設置為高阻抗狀態，即使在時刻D之后，偏差倍號CPS也被保持在高阻抗狀態。時刻C之后，重復時刻B和時刻E之間所進行的操作，以使得運行時鐘信號CPCK的頻率fCPCK收斂，從而參考時鐘信號RCK1的相位變得與分頻時鐘信號DVCK的相位相等。
從上面的解釋中可以理解，當初始時鐘信號RCK0被保持在L電平時(圖8(c))，運行時鐘信號CPCK的頻率fCPCK在監控周期T內被監控。換句話說，頻率限制器26在監控周期T對運行時鐘信號CPCK的脈沖進行計數。當計數達到相應于最大頻率的一個預定值時，頻率限制器26將頻率控制信號CPSW傳送到相位比較器20，以將偏差信號CPS設置為高阻抗狀態，這有效地控制了提供給CPU1的運行時鐘信號CPCK的最大頻率。因此，即使運行時鐘頻率fCPCK是變化的，CPU1也能穩定地運行。
示于日本專利公開H-2-256311號的圖1至圖3中的帶有米勒(Miller)積分器的另一個電路，適用于壓控振蕩器22，該電路很容易實現具有從幾百赫茲到上百兆赫茲的很寬振蕩頻率范圍的壓控振蕩器。
當運行時鐘信號CPCK的負載比不等上1∶1時，通過提供一個觸發電路將運行時鐘信號CPCK的頻率減半，可將其調節到1∶1。
由線電壓控制電路9控制的線電壓E可以提供給環路濾波器21和壓控振蕩器22。
DC-DC轉換器60可以被另一電能調節電路，諸如開關調節器所替換，用于根據電壓控制信號LPS的電壓水平調節其輸出電壓E。由于運行時鐘頻率fCPCK依賴于電壓控制信號LPS的電平，該替代電能調節電路的輸出電壓E也與運行時鐘頻率fCPCK有關。
線電壓控制電路9可以由根據運行時鐘頻率fCPCK執行電壓控制的一個功率調節電路所替換。圖9的方框圖示出了一個電路結構，該電路具有一個基于運行時鐘頻率fCPCK執行電壓控制的線電壓控制器9d。在圖9的電路中，線電壓控制器9d接收運行時鐘信號CPCK，而不是圖2電路中的電壓控制信號LPS。
總而言之，線電壓控制電路9可以是任何用于產生線電壓E的功率電路，所述線電壓E與運行時鐘信號CPCK的頻率fCPCK有關。
在上面的實施例中，由線電壓控制電路9產生的輸出電壓E被提供給計算機系統的其它電路。另一方面，線電壓控制電路9的輸出電壓E可以只提供給電能消耗相對較大的那些電路，例如CPU1、RAM5、圖形控制器(沒有示出)，而對其它電路提供一個恒定電壓。此外，功率消耗相對較大的每個電路可包含一個自身的線電壓控制電路9，它將線電壓控制在適合每個電路的特定電壓范圍。
本發明可適用于具有各種不同微處理器，如DSP(數字信號處理器)、視頻處理器、3-D處理器、識別處理器以及作為CPU1的決定處理器的其它系統。
雖然對本發明作了詳細的描述和圖示，但很顯然這僅僅是作為示意和例子，而不是限制性描述，本發明的精神和范圍由權利要求書進行限定。
權利要求
1.一個數據處理系統，其特征在于包括一個微處理器；時鐘信號產生裝置，用于產生頻率可變的運行時鐘信號，并將該運行時鐘信號提供給所述微處理器；線電壓控制裝置，用于控制與所述運行時鐘信號的頻率相關的線電壓，并將所述線電壓提供給所述微處理器。
2.根據權利要求1所述的數據處理系統，其特征在于所述時鐘信號產生裝置包括參考時鐘信號產生裝置，用于產生一個參考時鐘信號；第一分頻器，用于以第一分劃因子劃分所述運行時鐘信號的頻率，以產生一個分頻時鐘信號；一個電路，用于產生所述運行時鐘信號，同時調節所述運行時鐘信號的頻率，使得所述分頻時鐘信號的相位與所述參考時鐘信號的相位相一致。
3.根據權利要求2所述的數據處理系統，其特征在于所述電路包括相位比較器，用于將所述分頻時鐘信號的相位與所述參考時鐘信號的相位進行比較，以產生代表其相位差的偏差信號；低通濾波器，用于處理所述偏差信號；壓控振蕩器，用于響應所述低通濾波器的輸出信號來產生所述運行時鐘信號；其中所述線電壓控制裝置包括一個控制電路，用于以所述低通濾波器的輸出信號的電平為函數控制所述線電壓。
4.根據權利要求3所述的數據處理系統，其特征在于所述時鐘信號產生裝置還包括第一存貯器，耦合到所述微處理器，用于存貯所述第一分劃因子。
5.根據權利要求4所述的數據處理系統，其特征在于所述參考時鐘信號產生裝置包括初始時鐘信號產生裝置，用于產生具有預定頻率的初始時鐘信號；第二分頻器，用于以第二分劃因子劃分所述初始時鐘信號的預定頻率，以產生所述參考時鐘信號；第二存貯器，耦合到所述微處理器，用于存貯所述第二分劃因子。
6.根據權利要求2所述的數據處理系統，其特征在于所述時鐘信號產生裝置還包括第一存貯器，耦合到所述微處理器，用于存貯所述第一分劃因子。
7.根據權利要求6所述的數據處理系統，其特征在于所述參考時鐘信號產生裝置包括初始時鐘信號產生裝置，用于產生具有預定頻率的初始時鐘信號；第二分頻器，用于以第二分頻因子劃分所述初始時鐘信號的預定頻率，以產生所述參考時鐘信號；第二存貯器，耦合到所述微處理器，用于存貯所述第二分劃因子。
8.根據權利要求1所述的數據處理系統，其特征在于所述線電壓控制裝置包括一個控制電路，用于以所述運行時鐘信號的頻率為函數控制所述線電壓。
9.根據權利要求8所述的數據處理系統，其特征在于所述線電壓控制裝置還包括上限控制裝置，用于限定所述線電壓的上限；下限控制裝置，用于限定所述線電壓的下限；其中所述線電壓被限定在所述下限與所述上限之間的范圍內。
10.根據權利要求1所所述的數據處理系統，其特征在于所述時鐘信號產生裝置包括頻率限制器，用于限制所述運行時鐘信號的最大頻率。
全文摘要
從PLL電路3輸出的運行時鐘信號CPCK的頻率由存貯在分劃因子存貯器2和12中的分劃因子N和M所確定。電壓控制信號CPS被輸入到PLL電路3的壓控振蕩器以及線電壓控制電路9中。線電壓控制電路9響應電壓控制信號LPS，控制提供給包括CPU1在內的其它電路的線電壓E。由于運行時鐘信號CPCK的頻率與線電壓E的電平都依賴于電壓控制信號LPS的電平，因此能夠同時獲得高效化的電能消耗與適當的運行速度。
文檔編號G06F15/00GK1150663SQ95118348
公開日1997年5月28日 申請日期1995年11月20日 優先權日1995年11月20日
發明者竹內啟佐敏 申請人:精工愛普生株式會社