專利名稱：穩定計算機系統輸出狀態的抗干擾方法
技術領域：
本發明屬于計算機應用技術領域，具體涉及穩定計算機系統輸出狀態的一種抗干擾方法。
目前，在計算機應用中，常采用各種抗干擾技術將計算機應用系統的有關硬件進行變換或組合，針對各種干擾，采取正確接地、屏蔽、容錯、隔離、抑制和消除的方法;采用計算機軟件容錯技術，對輸出狀態重復刷新的自論斷和自恢復的方法;采用專用抗干擾器件、監督定時器、硬件自動復位以及N模冗余控制的計算機軟件和硬件相結合的抗干擾方法。
可參考有關文獻[美]P.K.拉拉著，孟永炎等譯，《容錯與故障可測性系統設計》，北京中國鐵道出版社，1989年;劉振安編著，《微型機應用系統抗干擾技術》，北京人民郵電出版社，1991年;劉守俊，電器控制系統中的干擾分析及對策，電工雜志，1993年，3∶16-17，22;李本忍、寧玉杰，工業控制系統抗電磁干擾技術研究，小型微型計算機系統，1994，2∶33-37。
在計算機應用系統中，中央處理器(CPU)的正常輸出狀態和CPU存儲的輸出狀態保留信息以及系統最終輸出端口的輸出狀態均可受到干擾破壞。本發明的目的在于提供一種抗干擾方法和附加裝置，可以即時檢測輸出錯誤并迅速恢復正常工作狀態，使計算機的正常輸出狀態保持穩定不變。
本發明的技術實施方案是附加裝置由多重復位(輸出變動復位和定時復位等)、輸出積分、遲滯比較器輸出和輸出狀態反饋(至CPU)等模塊構成。CPU被復位后，控制程序自動識別、分析、恢復正常輸出或由輸出反饋重置原輸出狀態。由于系統輸出采用儲能元件積分(動態網絡“記憶”)或延時元件作用的方式，在設定時間參數下，系統輸出端口的狀態不受系統內部狀態變化的影響。所以在被干擾和恢復的過程中，計算機系統的輸出狀態保持穩定不變。
本發明通過以下實施例(注1)予以闡述。
圖1為本發明抗干擾方法敘述參考用原理框圖。
圖2為上行遲滯比較器的傳輸特性。
圖3為系統正常輸出以及抗干擾恢復過程的時序波形(注2)。
計算機的中央處理器1(本圖中采用MCS-51系列單片計算機CPU)在開機后，經上電復位電路2及或門9完成復位過程。CPU復位后，其雙向I/O口P1的鎖存器被初始化成FFH(輸出高電平，圖3中①處)。此時，輸出控制電路3(異或門)輸出低電平(測試點T.P.10)，D觸發器4(CP上升沿有效)不被選通而輸出低電平(T.P.13)。則積分電路5(儲能元件充放電作用，輸出電壓T.P.15不能突變)亦輸出低電平，使系統輸出端口6(上行遲滯比較器)輸出U為低電平(T.P.16)。此為計算機系統開機復位后的初始輸出狀態。
開機復位后，為防止干擾影響，將P1.0～P1.2口置輸出低電平(圖3中②處，見注3)。
在開機復位過程中，輸出數據變動信號發生電路7(反相器和上跳不可重觸發型單穩)和定時復位電路8(受控信號發生器和單穩)暫無動作。
下面分析系統輸出高電平過程。
根據本例程序要求，首先在CPU的P1.0口輸出高電平(圖3中③處)。輸出控制端P1.1維持低電平輸出不變，另一輸出控制端P1.2輸出正脈沖(圖3中④處)，則輸出控制電路3(T.P.10)輸出正脈沖(注4)。該脈沖上升沿作用使D觸發器4(T.P.13)輸出高電平(P1.0口狀態)。此時，一方面積分電路5的輸出電壓(T.P.15)線性上升;另一方面，D觸發器4輸出由低電平到高電平的變化使數據變動信號電路7(輸出T.P.14)發出一復位脈沖，將CPU復位(圖3中⑤處)。復位后P1口均為高電平狀態，使輸出控制電路3輸出低電平(圖3中⑥處)，不會影響D觸發器4輸出狀態的變化(即不會引起無限循環復位)。復位完成后，將P1.1和1.2置為低電平(圖3中⑦處)。
當D觸發器4輸出高電平無誤，積分電路5的輸出電壓上升至比較器6的上門限電位Uth+時，比較器6的輸出U(T.P.16)由低電平翻轉成高電平，完成系統輸出高電平過程(圖3中⑧處)。
系統輸出高電平后，若干擾造成CPU的P1.0口和D觸發器4的輸出由高電平變為低電平(輸出錯誤)，即會使數據變動信號電路7中的反相器翻轉(由低變高)，同樣使電路7輸出一正脈沖復位CPU(圖3中⑨處)，復位又使P1口回復至輸出高電平狀態(圖3中⑩處)。
CPU在開機或運行中被復位后，應首先置P1.4口為輸入方式，檢測D觸發器4輸出是否有誤，并按輸出保留信息迅速重置D觸發器4的正確輸出(設CPU內部存儲器存儲的輸出狀態保留信息未被干擾破壞，這里重置高電平輸出，見圖3中(11)處)。
如前所述，輸出變動(包括糾錯輸出)均會引起CPU復位。但電路特性(如D觸發器4的CP上升沿有效作用)決定只會產生一次復位(圖3中(12)處)，并且不會影響D觸發器4的輸出狀態變化。在干擾發生以及恢復正常輸出的過程中，積分電路5因其中儲能元件一定時間常數的“記憶”功能，輸出(T.P.15)電壓變化很小，配合遲滯比較器6輸入電壓門限寬度(T.P.15電壓要低于比較器下門限電位Uth-時，U才由高電平翻轉至低電平)，系統輸出通道前后模塊動作上的“時間差”保證了系統輸出狀態不受干擾影響(圖3中(12)處)。
系統輸出低電平及在此后發生干擾和恢復的過程原理同上，不再贅述。
若CPU復位后，控制程序檢查發現內部存儲器存儲的輸出狀態保留信息已被干擾破壞，則應置P1.5口為輸入方式，將還未被干擾(因有積分電路和遲滯比較器一定延時時間的保護)的系統輸出狀態U讀入CPU存儲器，并復制到CPU輸出口P1.0和D觸發器4輸出(復制輸出過程參照前述輸出原理)。這樣，重新建立了系統輸出各個環節的穩定性。
定時復位信號電路8以一定時間間隔發出復位脈沖，使CPU定時復位，檢測并重置CPU輸出狀態(圖3中(13)處)。定時復位加強了系統輸出可靠性，并可解決因干擾造成程序“跑飛”等原因引起的“死機”故障。定時復位電路8的受控方式可根據系統要求靈活決定。
上述抗干擾方法可以應用于所有需要穩定計算機輸出狀態的智能系統(注5)中。
因為現有計算機抗干擾方法有以下缺陷一般計算機應用系統輸出端口與中央處理器CPU在電路上的聯接有直接和間接(中間經過其他電路模塊接口)等型式，CPU對輸出端口的控制(通訊)有并行、串行、模擬等型式，但無論軟硬件怎樣組合，若干擾造成CPU誤動作，可能立即導致系統輸出端口的錯誤輸出;如果干擾僅使系統輸出通道發生錯誤輸出(CPU未被干擾)，現有技術不能保證CPU能即時檢測發現并予以糾錯。
本發明的積極效果在于通過抗干擾方法和附加裝置的特別設計，可克服現有技術在輸出控制方面的缺陷。惡劣環境下各種突發性干擾均難以改變采用本發明的計算機應用系統的輸出狀態，輸出狀態的安全性得到了有效地保障。
附圖1說明1.計算機中央處理器(即CPU，其中復位端RESET，輸出口P1.0～P1.2，輸入口P1.4，P1.5) 2.上電復位電路 3.CPU輸出控制電路 4.D觸發器(CP上升沿有效) 5.輸出積分電路 6.上行遲滯比較器(系統輸出端口) 7.輸出數據變動信號發生電路 8.定時復位信號電路 9.或門 10.輸出控制測試點 11.定時復位輸出測試點 12.上電復位輸出測試點 13.D觸發器輸出測試點 14.數據變動信號輸出測試點 15.積分輸出測試點 16.系統輸出(U)測試點。
注1本發明不限于此實施例。有關專業技術人員可在不脫離本發明范圍和精神的情況下做出變化和改進。本方法與其他現有抗干擾技術結合使用有助于提高計算機應用系統的穩定性。
注2本時序波形圖中各時序關系僅作為示意參考，以說明抗干擾方法，實際應用中可根據系統要求確定有關元件、時間和程序設計中的有關參數。
注3實際開機復位后，為防止干擾輸出誤動作，將P1.0口置低電平輸出即可。無輸出控制時，只要將P1.1和P1.2口輸出置相同電平，這里同時置成低電平輸出。
注4該脈沖作用后，使D觸發器4和數據變動電路7動作產生的復位又將P1.2口輸出之正脈沖展寬。
注5應用系統可在本發明介紹方法基礎上變通和擴展，如采用多位(路)數字或模擬輸出;輸出模擬量反饋跟蹤、糾錯和自校正;多CPU系統等。
權利要求
本發明為穩定計算機系統輸出狀態的抗干擾方法。其特征在于下述軟件(控制程序)和硬件(有關電路裝置)結合的抗干擾應用。置于計算機系統輸出通道中的輸出信號變動復位電路，在輸出信號正常變動或輸出信號被干擾后發生變動(輸出數字信號為高低電平之間的變動；輸出模擬信號為一定量值即量化后一定數字量的變動)的同時，發出復位信號復位中央處理器CPU。CPU被復位后，控制程序首先根據CPU內存輸出狀態保留信息判斷系統輸出通道中輸出狀態檢測點向CPU反饋信息是否正常，即時恢復正常輸出。若復位后程序檢查發現內存輸出狀態保留信息已被干擾破壞，即將系統輸出端口輸出狀態向CPU反饋信息讀入CPU內部存儲器，并復制到CPU的相應輸出口。在中央處理器CPU和計算機系統輸出端口之間設置的信號延時傳輸電路裝置，可保證上述功能得到有效地實現。當CPU輸出數字信號或模擬信號時，系統輸出通道在延時傳輸電路裝置前后的電路模塊會產生動作上的“時間差”。此時間差應能充分保證系統被干擾復位時，CPU控制程序能即時恢復正常輸出或由輸出反饋重置原輸出狀態，而使在此過程中的計算機系統輸出端口的輸出狀態保持穩定不變。
全文摘要
本發明為穩定計算機系統輸出狀態的抗干擾方法，屬計算機應用技術領域。為解決突發性干擾可立即破壞計算機系統輸出狀態的問題，本發明將程序與附加裝置結合，在CPU和系統端口間產生動作上的“時間差”。被干擾時，程序即時恢復正常輸出或由反饋重置原輸出狀態。在設定時間常數下，系統輸出端口狀態不受內部狀態變化的影響，故在干擾和恢復過程中，系統輸出狀態可保持穩定不變。本發明可應用于所有需穩定計算機輸出狀態的智能系統中。
文檔編號G06F11/00GK1109985SQ94111080
公開日1995年10月11日 申請日期1994年7月21日 優先權日1994年7月21日
發明者張立平 申請人:張立平