專利名稱：一種z80系列微機(jī)容錯(cuò)中央處理器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于計(jì)算機(jī)容錯(cuò)技術(shù)。
目前國(guó)內(nèi)外計(jì)算機(jī)容錯(cuò)技術(shù)，有cmvp結(jié)構(gòu)，Tandem結(jié)構(gòu)，PLURIBUS結(jié)構(gòu)，SIFT結(jié)構(gòu)等等。但由于實(shí)現(xiàn)以上結(jié)構(gòu)的技術(shù)復(fù)雜、成本昂貴，而且一般非計(jì)算機(jī)容錯(cuò)專業(yè)技術(shù)人員難以掌握。因此不易推廣。僅僅局限于航天、航空和銀行等計(jì)算機(jī)可靠性要求極高的領(lǐng)域應(yīng)用，缺乏通用性和普及性。
本實(shí)用新型正是針對(duì)以上存在的問題，為用戶提供一種具有容錯(cuò)功能的Z80系列微機(jī)中央處理器。利用這種容錯(cuò)中央處理器，一般計(jì)算機(jī)用戶均可方便地自己設(shè)計(jì)所需的8位容錯(cuò)微機(jī)系統(tǒng)，也可方便地將現(xiàn)有的Z80系列微機(jī)系統(tǒng)改造成容錯(cuò)微機(jī)?？纱蠓忍岣哂?jì)算機(jī)的可靠性、可維修性、故障自檢能力和抗干擾能力。
實(shí)現(xiàn)本實(shí)用新型的技術(shù)方案可用附
圖1來簡(jiǎn)要說明如下附圖1為本實(shí)用新型的原理方框圖，圖中1、2、3均為Z80CPU，4為總線容錯(cuò)電路。三個(gè)Z80CPU的總線Busa，Busb，Busc經(jīng)總線容錯(cuò)電路4容錯(cuò)后，形成三條具有容錯(cuò)功能的Z80CPU總線BUSA，BUSB，BUSC。其中總線容錯(cuò)電路4為本實(shí)用新型的特征所在，下面詳細(xì)介紹總線容錯(cuò)電路4，它由下列七部分組成(1)數(shù)據(jù)總線Do－D7容錯(cuò)邏輯電路電路原理圖見附圖2。圖中5是邏輯表決電路，6－21是三態(tài)緩沖器，在滿足下列邏輯關(guān)系
Ia＝RDA·M1AIb＝RD8·M1nIc＝RDC·M1CO
＝WRA＋PA3
Ob＝WR8＋PB3Oc＝WRC＋PC3
的邏輯電路的支持下，可使A、B、C總線按Z80時(shí)序操作，并可通過向總線容錯(cuò)管理接口35、36寫控制以實(shí)現(xiàn)A、B、C總線間的相互占用，即實(shí)現(xiàn)容錯(cuò)目的。
(2)地址總線A0～A15，系統(tǒng)控制M1、MREQ、IORQ、RD、WR、RFSH、CPU控制HALT容錯(cuò)邏輯電路。
電路原理圖見附圖3，圖中22－28為三態(tài)緩沖器，在滿足下列邏輯關(guān)系
的邏輯電路的支持下，可使A、B、C總線按Z80時(shí)序操作，并可通過向總線容錯(cuò)管理接口35、36寫控制實(shí)現(xiàn)A、B、C總線間的相互占用。
(3)CPU總線控制BUSAK容錯(cuò)邏輯電路。
電路原理圖見附圖3，圖中22－28為三態(tài)緩沖器，在滿足下列邏輯關(guān)系Qa＝PA3Qb＝PB3Qc＝PC3MAB＝PB3MAC＝PC3MBA＝PD3MCA＝PD7的邏輯電路的支持下，可使A、B、C總線按Z80時(shí)序操作，并可通過向總線容錯(cuò)管理接口35、36寫控制實(shí)現(xiàn)A、B、C總線間的相互占用。
(4)CPU控制WAIT容錯(cuò)邏輯電路。
電路原理圖見附圖4。圖中29－31是三輸入與門，32－34是三態(tài)緩沖器，在滿足下列邏輯關(guān)系RA＝PA5RB＝PB5RC＝PC5的邏輯電路的支持下，可使A、B、C總線按Z80時(shí)序操作，并可通過向總線容錯(cuò)管理接口35、36寫控制實(shí)現(xiàn)A、B、C總線間的相互占用。
(5)CPU總線控制BUSRQ容錯(cuò)邏輯電路。
電路原理圖見附圖4，圖中29－31是三輸入與門，32－34是三態(tài)緩沖器，在滿足下列邏輯關(guān)系RA＝PA6RB＝PB6RC＝PC6的邏輯電路的支持下，可使A、B、C總線按Z80時(shí)序操作，并可通過向總線容錯(cuò)管理接口35、36寫控制實(shí)現(xiàn)A、B、C總線間的相互占用。
(6)容錯(cuò)管理接口電路原理圖見附圖5，圖中35、36均是Z80PIO，并且端口均被置成方式0通過向35、36寫控制可實(shí)現(xiàn)A、B、C總線間的相互占用。
(7)容錯(cuò)檢測(cè)接口電路原理圖見附圖6，圖中37、38均是Z80PIO，并且端口均被置成方式3，中斷控制字為18H，屏蔽字為00H。37的A口、B口和38的A口分別接受a′
l，b′
l，c′
l的信息，利用37、38方式3的中斷功能，配以簡(jiǎn)單的程序，就能檢出系統(tǒng)硬件故障。
凡熟悉Z80微機(jī)硬件和軟件的用戶均能利用本容錯(cuò)中央處理器靈活自如的設(shè)計(jì)自己所需要的三余度容錯(cuò)、二余度容錯(cuò)或不容錯(cuò)微機(jī)系統(tǒng)。用戶可通過向總線容錯(cuò)管理接口寫控制使三余度容錯(cuò)降為二余度容錯(cuò)或不容錯(cuò)。
三余度容錯(cuò)特點(diǎn)1、實(shí)時(shí)屏蔽系統(tǒng)硬件故障。
當(dāng)局部硬件出現(xiàn)間發(fā)性或永久性故障時(shí)，不影響系統(tǒng)的正常運(yùn)行和功能。
2、實(shí)時(shí)屏蔽系統(tǒng)外界干擾。
3、實(shí)時(shí)檢出系統(tǒng)硬件故障。
用戶可通過簡(jiǎn)單的軟件編程檢出系統(tǒng)硬件故障和故障的位置，實(shí)施例中可以見到。
4、硬件更換時(shí)的恢復(fù)工作非常方便。
更換硬件后，只需運(yùn)行一小段程序就可使新更換的硬件同系統(tǒng)現(xiàn)時(shí)刻進(jìn)程相符，見實(shí)施例。
二余度容錯(cuò)特點(diǎn)1、實(shí)時(shí)檢出系統(tǒng)硬件故障。
2、硬件更換時(shí)的恢復(fù)工作非常方便。
本實(shí)用新型的一個(gè)實(shí)施例一個(gè)應(yīng)用容錯(cuò)中央處理器的Z80容錯(cuò)微機(jī)系統(tǒng)。
原理圖見附圖7。圖中39－41均是ROM(1K×8)，42－44均是RAM(2K×8)，45－47均是I／O口，下面以CPU關(guān)于RAM的操作為例介紹容錯(cuò)過程。
當(dāng)CPU對(duì)RAM進(jìn)行讀操作時(shí)，三個(gè)RAM同時(shí)將相同單元的8位數(shù)據(jù)經(jīng)A、B、C總線送到4，經(jīng)5表決后，屏蔽了錯(cuò)誤的8位數(shù)據(jù)經(jīng)a、b、c總線送到三個(gè)CPU，從而達(dá)到了屏蔽RAM故障的目的；當(dāng)CPU對(duì)RAM進(jìn)行寫操作時(shí)，三個(gè)CPU同時(shí)將數(shù)據(jù)經(jīng)a、b、c總線送到4，經(jīng)5表決后，把屏蔽了錯(cuò)誤的8位數(shù)據(jù)經(jīng)A、B、C總線送到三個(gè)RAM，從而達(dá)到了屏蔽CPU故障的目的。
系統(tǒng)的故障自檢編程非常簡(jiǎn)單，仍以自檢RAM為例加以說明。程序框圖見附圖8，圖中48－54各方框的功能均標(biāo)注在框圖中。假設(shè)RAM42故障，則在某個(gè)A←(HL)時(shí)，37 b′
l的某一位為0，將引起端口中斷。此時(shí)再編一段中斷處理程序，檢查HL的內(nèi)容，就可知道故障的位置。
系統(tǒng)硬件更換時(shí)的恢復(fù)工作非常簡(jiǎn)單，仍以更換RAM為例。假設(shè)RAM42故障，更換了一個(gè)新的RAM42，則新42的存貯內(nèi)容和43、44不可能完全一樣，要使42同系統(tǒng)現(xiàn)時(shí)刻的進(jìn)程相符，就需使更換的42的存貯內(nèi)容和43、44完全一樣。這只需要編一段簡(jiǎn)單程序即可。該程序框圖見附圖9，圖中55－62各方框的功能均標(biāo)在框圖中。當(dāng)執(zhí)行指令A(yù)←(HL)時(shí)，HL指針指向的42、43、44單元內(nèi)容在表決器5表決時(shí)43和44的內(nèi)容進(jìn)入三個(gè)CPU的累加器A，而42的內(nèi)容落選，當(dāng)招待A→(HL)指令時(shí)，42的內(nèi)容被43、44的內(nèi)容所取代，從而完成恢復(fù)工作。
通過向容錯(cuò)管理接口35、36寫控制，可使三余度容錯(cuò)降為二余度容錯(cuò)，仍以RAM為例。假設(shè)RAM42損壞短期內(nèi)沒有備件更換，可向35B口寫控制使PB1＝1，于是在RDB、MREQB同時(shí)有效時(shí)，IB＝1，LAB＝0，緩沖器9為三態(tài)，10被選通，表決器5的b′＝a′，從而使A總線在RDB、MREQB同時(shí)有效時(shí)占用B總線，此時(shí)RAM43和44成為二余度容錯(cuò)。
權(quán)利要求1.一種Z80系列微機(jī)容錯(cuò)中央處理器，包括Z80CPU(1、2、3)總線容錯(cuò)電路4，其特征在于總線容錯(cuò)電路4是由下列部分組成(1)數(shù)據(jù)總線D0-D7容錯(cuò)邏輯電路，由表決電路5、三態(tài)緩沖器6-21組成，通過向總線容錯(cuò)管理接口35、36寫控制以實(shí)現(xiàn)A、B、C總線間的相互占用；(2)地址總線A0-A15，系統(tǒng)控制M1、MREQ、IORQ、RD、WR、RFSH、CPU控制HALT容錯(cuò)邏輯電路，由三態(tài)緩沖器22-28組成；(3)CPU總線控制BUSAK容錯(cuò)邏輯電路，由三態(tài)緩沖器22-28組成；(4)CPU控制WAIT容錯(cuò)邏輯電路，由三輸入與門29-31和三態(tài)緩沖器32-34組成；(5)CPU總線控制BUSRQ容錯(cuò)邏輯電路，由三輸入與門29-31，三態(tài)緩沖器32-34組成。
2.如權(quán)利要求1所述的Z80系列微機(jī)容錯(cuò)中央處理器，其特征在于該系統(tǒng)的故障自檢編程的程序流程為48－54。
專利摘要本實(shí)用新型是一種具有容錯(cuò)功能的Z80系統(tǒng)微機(jī)中央處理器，它由三個(gè)Z80CPU和總線容錯(cuò)電路構(gòu)成。用它能方便地構(gòu)成8位容錯(cuò)微機(jī)系統(tǒng)，也可方便地使現(xiàn)有的Z80系列微機(jī)系統(tǒng)改造成為容錯(cuò)微機(jī)?？纱蠓忍岣哂?jì)算機(jī)的可靠性、可維修性、故障自檢能力和抗干擾能力，并且實(shí)施方便、成本低廉。
文檔編號(hào)G06F13/00GK2046239SQ8820982
公開日1989年10月18日 申請(qǐng)日期1988年8月24日 優(yōu)先權(quán)日1988年8月24日
發(fā)明者張鷹 申請(qǐng)人:張鷹