專利名稱:多處理器系統(tǒng)中的數(shù)據(jù)傳輸?shù)闹谱鞣椒?br>技術領域：
本發(fā)明總體上涉及多處理器系統(tǒng)，更具體地說，涉及在多處理器系統(tǒng)中利用較高時鐘頻率增加用于從屬操作的有效總線帶寬。
背景技術：
圖1示出了一般的多處理器系統(tǒng)100的方框圖，該多處理器100具有主塊(master block)102和從屬塊(slave block)104。主塊102具有多個主模塊(master)，包括第一主模塊112、第二主模塊114等，直到第m主模塊116。例如，這些主模塊112、114至116中的每一個都是諸如，CPU(中央處理單元)或DSP(數(shù)字信號處理器)的數(shù)據(jù)處理器。
從屬塊104具有多個從屬模塊(slave)，包括第一從屬模塊122、第二從屬模塊124等，直到第n從屬模塊126。這些從屬模塊122、124至126中的每一個被主模塊112、114至116中的至少一個訪問。例如，這些從屬模塊122、124至126中的每一個都是存儲器設備。
總線仲裁器130根據(jù)優(yōu)先級策略在主模塊112、114至116中仲裁經(jīng)由第一總線132和第二總線134對從屬模塊122、124至126的訪問。一般來說，每次授權(grant)主模塊112、114至116之一訪問總線132和134以便訪問從屬模塊122、124至126之一。
例如，假設第一和第二主模塊112和114分別向總線仲裁器130發(fā)送各自的向第二從屬模塊124寫入數(shù)據(jù)的請求?？偩€仲裁器通過首先授權第一主模塊112的訪問而做出響應。在這種情況下，第一主模塊112經(jīng)由第一總線132向總線仲裁器發(fā)送控制、地址和數(shù)據(jù)信號。之后，總線仲裁器130將這些控制、地址和數(shù)據(jù)信號經(jīng)由第二總線134發(fā)送到從屬塊104。作為響應，與解碼的地址信號相對應的第二從屬模塊124將數(shù)據(jù)寫入其存儲器內(nèi)核。
隨后，總線仲裁器130授權第二主模塊114的訪問，響應于此，第二主模塊114經(jīng)由第一總線132向總線仲裁器發(fā)送控制、地址和數(shù)據(jù)信號。之后，總線仲裁器130將這些控制、地址和數(shù)據(jù)信號經(jīng)由第二總線134發(fā)送到從屬塊104。作為響應，與解碼的地址信號相對應的第二從屬模塊124將數(shù)據(jù)寫入其存儲器內(nèi)核。
圖2示出了總線仲裁器130的示例實現(xiàn)方式，該總線仲裁器130是利用AC(地址和控制)復用器142、WR(寫)復用器144、RD(讀)復用器146和復用器控制器148而實現(xiàn)的。主模塊102與總線仲裁器130之間的第一總線132包括用于AC(地址和控制)信號的通信的AC(地址和控制)主總線152、用于寫數(shù)據(jù)的通信的WR(寫)主總線154、和用于讀數(shù)據(jù)的通信的RD(讀)主總線156。此外，總線仲裁器130與從屬塊104之間的第二總線134由用于AC(地址和控制)信號的通信的AC(地址和控制)從屬總線162、用于寫數(shù)據(jù)的通信的WR(寫)從屬總線164、和用于讀數(shù)據(jù)的通信的RD(讀)從屬總線166組成。
主模塊112、114至116分別經(jīng)由AC主總線152向AC復用器142發(fā)送地址和控制信號ACM1、ACM2至ACMm。主模塊112、114至116分別經(jīng)由WR主總線154向WR復用器144發(fā)送寫數(shù)據(jù)WRM1、WRM2至WRMm。主模塊112、114至116分別經(jīng)由RD主總線156從RD復用器146接收讀數(shù)據(jù)RDM1、RDM2至RDMm。
從屬模塊122、124至126分別經(jīng)由AC從屬總線162從AC復用器142接收地址和控制信號ACS1、ACS2至ACSn。從屬模塊122、124至126分別經(jīng)由WR從屬總線164從WR復用器144接收寫數(shù)據(jù)WRS1、WRS2至WRSn。從屬模塊122、124至126分別經(jīng)由RD從屬總線166向RD復用器146發(fā)送讀數(shù)據(jù)RDS1、RDS2至RDSn。
復用器控制器148生成第一控制信號AC SEL，其控制AC復用器142選擇來自具有訪問權(access)的、主模塊112、114至116之一的地址和控制信號ACM1、ACM2至ACMm之一，以作為分別耦接到從屬模塊122、124至126的地址和控制信號ACS1、ACS2至ACSn。所選擇的地址信號指示被訪問的從屬模塊122、124至126之一，并且這樣選擇的從屬模塊進行數(shù)據(jù)讀操作或數(shù)據(jù)寫操作以作為響應。
復用器控制器148還生成第二控制信號WR SEL，其控制WR復用器144選擇來自具有訪問權的主模塊112、114至116之一的寫數(shù)據(jù)WRM1、WRM2至WRMm之一，以作為分別耦接到從屬模塊122、124至126的寫數(shù)據(jù)WRS1、WRS2至WRSn。復用器控制器148還生成第三控制信號RD SEL，其控制RD復用器146選擇來自被訪問的從屬模塊122、124至126之一的讀數(shù)據(jù)RDS1、RDS2至RDSn之一，以作為分別耦接到主模塊112、114至116的讀數(shù)據(jù)RDM1、RDM2至RDMm。
現(xiàn)在參照圖3的時序圖來描述多處理器100中的讀操作。參照圖2和3，在時間點T0，第二從屬模塊124接收地址和控制信號ACM1，其由第一主模塊112生成，用于從第二從屬模塊124讀取數(shù)據(jù)的第一請求。復用器控制器148生成AC SEL信號，其控制AC復用器142選擇來自第一主模塊112的地址和控制信號ACM1，以作為分別耦接到從屬模塊122、124至126的地址和控制信號ACS1、ACS2至ACSn的每一個而輸出。
只有與ACM1信號中指定的地址信號相對應的第二從屬模塊124通過在時間段T2至T4中準備與該ACM1信號相對應的第一讀數(shù)據(jù)來做出響應。在接口連接(interfacing)時間段T2至T3之后，第二從屬模塊124開始向RD從屬總線166上輸出作為RDS2的第一讀數(shù)據(jù)。
當前存儲器設備以更高的速度性能操作，從而第二從屬模塊124以高于總線164和166的時鐘頻率操作。接口連接時間段T2至T3是讀數(shù)據(jù)從第二從屬模塊124的較高時鐘頻率過渡(cross over)到RD從屬總線166的較低時鐘頻率的時間段。
由于第二從屬模塊124以較高的時鐘頻率操作，因此第二從屬模塊124在相對短的時間段T2至T4中準備的第一讀數(shù)據(jù)。但是，在相對較長的時間段T3至T6內(nèi)，該第一讀數(shù)據(jù)被輸出到RD從屬總線166，這是因為RD從屬總線166以較低的時鐘頻率操作。
此外，在圖3的時間點T1，第二從屬模塊124接收由第二主模塊114生成的用于從第二從屬模塊124讀取數(shù)據(jù)的第二請求的地址和控制信號ACM2。復用器控制器148生成AC SEL信號，其控制AC復用器142切換到來自第二主模塊114的地址和控制信號ACM2，以作為分別耦接到從屬模塊122、124至126的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出。
在已經(jīng)準備了第一讀數(shù)據(jù)之后，在時間段T4至T5中，與ACM2中指定的地址信號相對應的第二從屬模塊124通過準備與ACM2信號相對應的第二讀數(shù)據(jù)而做出響應。在時間點T5，該第二讀數(shù)據(jù)準備好被輸出到RD從屬總線166。但是，直到時間點T6，RD從屬總線166都被用于輸出第一主模塊112的第一讀數(shù)據(jù)。在時間點T6，第二讀數(shù)據(jù)被作為RDS2輸出到RD從屬總線166，并占用時間段T6至T7。
還要注意到，對于第二讀數(shù)據(jù)來說，第二從屬模塊124在相對短的時間段T4至T5內(nèi)準備好該第二讀數(shù)據(jù)，這是因為第二從屬模塊124以較高的時鐘頻率操作。但是，在相對較長的時間段T6至T7內(nèi)，第二讀數(shù)據(jù)被輸出到RD從屬總線166，這是因為RD從屬總線166以較低的時鐘頻率操作。
用于將第一和第二讀數(shù)據(jù)輸出到RD從屬總線166的這些長時間段T3至T6和T6至T7不利地使多處理器系統(tǒng)100的操作減慢。
圖4是示出在多處理器系統(tǒng)100中的示例寫操作的時序圖。參照圖2和4，在時間點T0，第二從屬模塊124接收第一主模塊112生成的用于向第二從屬模塊124寫數(shù)據(jù)的第一請求的地址和控制信號ACM1。復用器控制器148生成AC SEL信號，其控制AC復用器142選擇來自第一主模塊112的地址和控制信號ACM1，以作為分別耦接到從屬模塊122、124至126的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出。
只有與ACM1信號中指定的地址信號相對應的第二從屬模塊124通過在時間段T2至T4中輸入來自WR從屬總線164的第一寫數(shù)據(jù)來做出響應。此外，在接口連接時間段T2至T3之后，第二從屬模塊124開始將該第一寫數(shù)據(jù)作為WRS2寫入其存儲器內(nèi)核。
由于第二從屬模塊124以較高的時鐘頻率操作，因此第二從屬模塊124在相對短的時間段T3至T5中將第一寫數(shù)據(jù)寫入到其存儲器內(nèi)核。但是，在相對較長的時間段T2至T4內(nèi)，從WR總線164輸入該第一寫數(shù)據(jù)，這是因為WR從屬總線164以較低的時鐘頻率操作。
此外，在圖4的時間點T1，第二從屬模塊124接收由第二主模塊114生成的用于向第二從屬模塊124寫入數(shù)據(jù)的第二請求的地址和控制信號ACM2。復用器控制器148生成AC SEL信號，其控制AC復用器142選擇來自第二主模塊114的地址和控制信號ACM2，以作為分別耦接到從屬模塊122、124至126的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出。
只有與ACM2信號中指定的地址信號相對應的第二從屬模塊124通過在時間段T4至T7中從WR從屬總線164輸入第二寫數(shù)據(jù)而做出響應。此外，在連接時間段T4至T6之后，第二從屬模塊124開始將第二寫數(shù)據(jù)作為WRS2寫入其存儲器內(nèi)核。
由于第二從屬模塊124以較高的時鐘頻率操作，因此第二從屬模塊124在相對短的時間段T6至T8中將第二寫數(shù)據(jù)寫入其存儲器內(nèi)核。但是，在相對較長的時間段T4至T7內(nèi)，從WR總線164輸入該第二寫數(shù)據(jù)，這是因為WR從屬總線164以較低的時鐘頻率操作。
用于從WR總線164輸入第一和第二寫數(shù)據(jù)的這些長時間段T2至T4和T4至T7不利地使多處理器系統(tǒng)100的操作減慢。
針對上述缺點的一個解決方案是加速總線164和166的操作。另一個解決方案是降低圖3的連接時間T2至T3和圖4中的T2至T4和T4至T6。但是，這些解決方案的成本很高。
因此，期望有一種低成本機制，用于防止在總線162和164以低于從屬模塊122、124至126中任何一個的時鐘頻率操作時多處理器系統(tǒng)100的上述慢操作。
發(fā)明內(nèi)容因此，在本發(fā)明的一個總體方面中，形成多個讀和/或?qū)懣偩€通路，以用于具有較高時鐘頻率的從屬操作。
根據(jù)本發(fā)明的一個示例實施例的一種多處理器系統(tǒng)包括多個主模塊；至少一個以第一時鐘頻率操作的第一類型從屬模塊；至少一個以高于所述第一時鐘頻率的第二時鐘頻率操作的第二類型從屬模塊。所述多處理器系統(tǒng)還包括仲裁器，用于協(xié)調(diào)所述主模塊與所述從屬模塊之間的訪問，所述多處理器系統(tǒng)還包括所述仲裁器與第一類型從屬模塊之間的單個讀/寫總線通路。多處理器系統(tǒng)還包括所述仲裁器與第二類型從屬模塊之間的多個讀總線通路和/或多個寫總線通路。
特別是在總線通路以較低的時鐘頻率操作時，所述第二類型從屬模塊利用時間重疊部分來將讀數(shù)據(jù)輸出到多個讀總線通路上，并且/或者利用了時間重疊部分來將寫數(shù)據(jù)從多個寫總線通路輸入。仲裁器包括復用器和復用器控制器，以用于在多個主模塊和多個從屬模塊之間利用這種時間重疊部分協(xié)調(diào)數(shù)據(jù)傳輸。
以這種方式，由于利用了時間重疊部分來經(jīng)由多個總線通路發(fā)送數(shù)據(jù)，因此總線通路的較低時鐘頻率不會使具有操作在較高時鐘頻率的從屬模塊的多處理器系統(tǒng)的操作減慢。
通過考慮以下結(jié)合附圖所給出的對本發(fā)明的具體描述，將會更好地理解本發(fā)明的這些和其它特征和優(yōu)點。
圖1示出了現(xiàn)有技術中已知的一般的多處理器系統(tǒng)的方框圖；圖2示出了根據(jù)現(xiàn)有技術的示例多處理器系統(tǒng)的方框圖，其在每個從屬模塊和總線仲裁器之間具有單個讀總線通路和單個寫總線通路；圖3示出了根據(jù)現(xiàn)有技術，在圖2的多處理器系統(tǒng)中的讀操作的時序圖；圖4示出了根據(jù)現(xiàn)有技術，在圖2的多處理器系統(tǒng)中的寫操作的時序圖；圖5示出了根據(jù)本發(fā)明實施例的多處理器系統(tǒng)的方框圖，其具有多個讀和寫總線通路，以用于每個較高時鐘頻率的從屬操作；圖6示出了根據(jù)本發(fā)明實施例，用于圖5的多處理器系統(tǒng)中的讀操作的時序圖；圖7示出了根據(jù)本發(fā)明實施例，用于圖5的多處理器系統(tǒng)中的寫操作的時序圖；以及圖8示出了根據(jù)本發(fā)明實施例，用于圖5的多處理器系統(tǒng)中較高時鐘頻率的從屬操作的從屬接口的方框圖。
此處參考的圖是為了使說明清楚而繪制的，沒必要按照比例繪制。在圖1、2、3、4、5、6、7和8中具有相同參考標記的元素表示具有相似結(jié)構(gòu)和/或功能的元素。
具體實施方式圖5示出了根據(jù)本發(fā)明實施例的多處理器系統(tǒng)200的方框圖。多處理器系統(tǒng)200包括主塊202、從屬塊204和總線仲裁器206。主塊202具有多個主模塊，包括第一主模塊212、第二主模塊214等等，直到第m主模塊216。例如，這些主模塊212、214至216中的每一個都是諸如，CPU(中央處理單元)和DSP(數(shù)字信號處理器)的數(shù)據(jù)處理器。
從屬塊204具有多個從屬模塊，包括第一從屬模塊222、第二從屬模塊224等，直到第n從屬模塊226。這些從屬模塊222、224至226中的每一個被主模塊212、214至216中的至少一個訪問。例如，這些從屬模塊222、224至226中的每一個都是存儲器設備。
第n從屬模塊226是以第一時鐘頻率操作的第一類型，而第一和第二從屬模塊222和224是以高于第一時鐘頻率的第二時鐘頻率操作的第二類型。在本發(fā)明的示例實施例中，在從屬塊204中，除較快的從屬模塊222和224之外的剩余的其它從屬模塊，例如第n從屬模塊226，都是以較低時鐘頻率操作的第一類型。
總線仲裁器206在主模塊212、214至216中仲裁對從屬模塊222、224至226的訪問。為此，總線仲裁器206包括多個復用器，其包括AC(地址和控制)復用器232、第一WR(寫)復用器234、第二WR’(寫)復用器236、第一RD(讀)復用器238和第二RD’(讀)復用器240。
總線仲裁器206還包括信號選擇器242，其由包括第一選擇器復用器244、第二選擇器復用器246等，直到第m選擇器復用器248的m個復用器組成。復用器控制器250生成控制信號，以便根據(jù)優(yōu)先級策略對復用器232、234、236、238、240、244、246、直到248進行控制。
主模塊212、214至216分別經(jīng)由AC(地址和控制)主總線252向AC復用器232發(fā)送地址和控制信號ACM1、ACM2、至ACMm。主模塊212、214至216分別經(jīng)由WR(寫)主總線254向第一WR復用器234發(fā)送寫數(shù)據(jù)WRM1、WRM2、至WRMm。主模塊212、214至216分別經(jīng)由RD(讀)主總線256從信號選擇器242接收讀數(shù)據(jù)RDM1、RDM2、至RDMm。
從屬模塊222、224至226分別經(jīng)由AC(地址和控制)從屬總線258從AC復用器232接收地址和控制信號ACS1、ACS2至ACSn。從屬模塊222、224至226分別經(jīng)由第一WR(寫)從屬總線260從第一WR復用器234接收第一寫數(shù)據(jù)WRS1、WRS2至WRSn。以較高時鐘頻率操作的較快的從屬模塊222和224分別經(jīng)由第二WR’(寫)從屬總線262從第二WR’復用器236接收第二寫數(shù)據(jù)WRS1’和WRS2’。
從屬模塊222、224至226分別經(jīng)由第一RD(讀)從屬總線264向第一RD復用器238發(fā)送第一讀數(shù)據(jù)RDS1、RDS2至RDSn。以較高時鐘頻率操作的較快的從屬模塊222和224分別經(jīng)由第二RD’(讀)從屬總線266向第二RD’復用器240發(fā)送第二讀數(shù)據(jù)RDS1’和RDS2’。
以這種方式，以較高時鐘頻率操作的較快的從屬模塊222和224各自具有經(jīng)由WR和WR’從屬總線260和262以及經(jīng)由WR和WR’復用器234和236的相應的兩個寫總線通路。類似的，較快的從屬模塊222和224各自具有經(jīng)由RD和RD’從屬總線264和266以及經(jīng)由RD和RD’復用器238和240的相應的兩個讀總線通路。
另一方面，任何以較低時鐘頻率操作的較低從屬模塊226都具有經(jīng)由第一WR從屬總線260和第一WR復用器234的單個寫總線通路。類似地，較慢的從屬模塊226具有經(jīng)由第一RD從屬總線264和第一RD復用器238的單個讀總線通路。
現(xiàn)在參照圖6的時序圖來描述多處理器系統(tǒng)200中的讀操作。參照圖5和6，在時間點T0，第二從屬模塊224接收由第一主模塊212生成的、用于從第二從屬模塊224讀取數(shù)據(jù)的第一請求的地址和控制信號ACM1。復用器控制器250生成AC SEL信號，其控制AC復用器232選擇來自第一主模塊212的地址和控制信號ACM1，以作為分別耦接到從屬模塊222、224至226的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出。
只有與ACM1信號中指定的地址信號相對應的第二從屬模塊224通過在時間段T2至T4中準備與ACM1信號相對應的第一讀數(shù)據(jù)RDS2而做出響應。在接口連接時間段T2至T3之后，第二從屬模塊224開始將第一讀數(shù)據(jù)作為RDS2輸出到第一RD從屬總線264上。
復用器控制器250生成RD SEL信號，其控制第一RD復用器238選擇來自第二從屬模塊224的第一讀數(shù)據(jù)RDS2，以作為其輸出。復用器控制器250還生成S1信號，其控制第一選擇器復用器244選擇第一RD復用器238的輸出，以作為耦接到第一主模塊212的讀數(shù)據(jù)RDM1。以這種方式，將來自第二從屬模塊224的第一讀數(shù)據(jù)RDS2引導(direct)到第一主模塊212。
第二從屬模塊224以從屬時鐘頻率操作，該從屬時鐘頻率高于第一RD從屬總線264的總線時鐘頻率。接口連接時間段T2至T3用于第一讀數(shù)據(jù)從第二從屬模塊224的較高時鐘頻率過渡到第一RD從屬總線264的較低時鐘頻率。
由于第二從屬模塊224以較高時鐘頻率操作，因此，第二從屬模塊224在相對短的時間段T2至T4中準備第一讀數(shù)據(jù)RDS2。但是，在相對較長的時間段T3至T7內(nèi)，將第一讀數(shù)據(jù)RDS2輸出到第一RD從屬總線264，這是因為第一RD從屬總線264以較低的時鐘頻率操作。
此外，在圖6的時間點T1，第二從屬模塊224接收地址和控制信號ACM2，其由第二主模塊214生成，用于從第二從屬模塊224讀取數(shù)據(jù)的第二請求。復用器控制器250生成AC SEL信號，其控制AC復用器232切換到來自第二主模塊214的地址和控制信號ACM2，以作為分別耦接到從屬模塊222、224至226的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出(如圖6中“AC切換”所指示的)。
在已經(jīng)準備了第一讀數(shù)據(jù)RDS2之后，與ACM2信號中指定的地址信號相對應的第二從屬模塊224通過在時間段T4至T6中準備與ACM2信號相對應的第二讀數(shù)據(jù)RDS2’而做出響應。在接口連接時間段T4至T5之后，第二從屬模塊224開始將第二讀數(shù)據(jù)RDS2’輸出到第二RD’從屬總線266上。
復用器控制器250生成RD’SEL信號，其控制第二RD’復用器240選擇來自第二從屬模塊224的第二讀數(shù)據(jù)RDS2’作為其輸出。復用器控制器250還生成S2信號，其控制第二選擇器復用器246選擇第二RD’復用器240的輸出，以作為耦接到第二主模塊214的讀數(shù)據(jù)RDM2。以這種方式，將來自第二從屬模塊224的第二讀數(shù)據(jù)RDS2’引導到第二主模塊214。
由于第二從屬模塊224以較高的從屬時鐘頻率操作，因此第二從屬模塊224在相對短的時間段T4至T6中準備第二讀數(shù)據(jù)RDS2’。但是，在相對較長的時間段T5至T8內(nèi)，將第二讀數(shù)據(jù)RDS2’輸出到第二RD’從屬總線266，這是因為第二RD’從屬總線266以較低的總線時鐘頻率操作。
然而，第二從屬模塊224具有兩個讀總線通路，從而利用圖6中的時間重疊部分T5至T7將第二讀數(shù)據(jù)RDS2和RDS2’輸出到第一和第二RD和RD’讀從屬總線264和266上。與現(xiàn)有技術的總時間(圖3中的T3至T7)相比，該時間重疊部分減小了圖6中用于從第二從屬模塊224輸出第一和第二讀數(shù)據(jù)RDS2和RDS2’的總時間T3至T8。
圖7是示出在多處理器系統(tǒng)200中的示例寫操作的時序圖。參照圖5和7，在時間點T0，第二從屬模塊224接收由第一主模塊212生成的、用于向第二從屬模塊224寫數(shù)據(jù)的第一請求的地址和控制信號ACM1。復用器控制器250生成AC SEL信號，其控制AC復用器232選擇來自第一主模塊212的地址和控制信號ACM1，以作為分別耦接到從屬模塊222、224至226的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出。
此外，復用器控制器250生成WR SEL信號，其控制第一WR復用器234選擇來自第一主模塊212的第一寫數(shù)據(jù)WRM1，以作為經(jīng)第一WR從屬總線260分別耦接到從屬模塊222、224至226的第一寫數(shù)據(jù)WRS1、WRS2至WRSn中的每一個輸出。只有與ACM1信號中指定的地址信號相對應的第二從屬模塊224通過在時間段T2至T5中輸入來自WR從屬總線260的第一寫數(shù)據(jù)WRS2而做出響應。此外，在接口連接時間段T2至T4之后，第二從屬模塊224開始將該第一寫數(shù)據(jù)WRS2寫入其存儲器內(nèi)核。
由于第二從屬模塊224以較高的時鐘頻率操作，因此第二從屬模塊224在相對短的時間段T4至T6中將第一寫數(shù)據(jù)WRS2寫入到其存儲器內(nèi)核。但是，在相對較長的時間段T2至T5內(nèi)，從第一WR從屬總線260輸入該第一寫數(shù)據(jù)WRS2，這是因為第一WR從屬總線260以較低的時鐘頻率操作。
此外，在圖7的時間點T1，第二從屬模塊224接收由第二主模塊214生成的用于向第二從屬模塊224寫入數(shù)據(jù)的第二請求的地址和控制信號ACM2。復用器控制器250生成AC SEL信號，其控制AC復用器232選擇來自第二主模塊214的地址和控制信號ACM2，以作為分別耦接到從屬模塊222、224至226的地址和控制信號ACS1、ACS2至ACSn中的每一個而輸出(如圖7中的“AC切換”所指示的)。
此外，復用器控制器250生成WR’SEL信號，其控制第二WR’復用器236選擇來自第二主模塊214的第二寫數(shù)據(jù)WRM2，以輸出為經(jīng)由第二WR’從屬總線262分別耦接到較快的從屬模塊222和224的第二寫數(shù)據(jù)WRS1’和WRS2’中的每一個。只有與ACM2信號中指定的地址信號相對應的第二從屬模塊224通過在時間段T3至T8中從第二WR’從屬總線262輸入第二寫數(shù)據(jù)WRS2’而做出響應。此外，在接口連接時間段T3至T7之后，第二從屬模塊224開始將第二寫數(shù)據(jù)WRS2’寫入其存儲器內(nèi)核。
由于第二從屬模塊224以較高的時鐘頻率操作，因此第二從屬模塊224在相對短的時間段T7至T9中將第二寫數(shù)據(jù)WRS2’寫入其存儲器內(nèi)核。但是，在相對較長的時間段T3至T8內(nèi)，從第二WR’從屬總線262輸入該第二寫數(shù)據(jù)WRS2’，這是因為第二WR’從屬總線262以較低的時鐘頻率操作。
然而，第二從屬模塊224具有兩個寫總線通路，從而利用圖7中的時間重疊部分T3至T7從第一和第二WR和WR’寫從屬總線260和262輸入第一和第二寫數(shù)據(jù)WRS2和WRS2’。與現(xiàn)有技術的總時間(圖4中的T2至T7)相比，該時間重疊部分降低了圖7中用于將第一和第二寫數(shù)據(jù)WRS2和WRS2’輸入到第二從屬模塊224的總時間T2至T8。
圖8示出了以較高時鐘頻率操作的從屬模塊222和224中的示例性的一個從屬模塊(例如第二從屬模塊224)的方框圖。第二從屬模塊224包括存儲器內(nèi)核270和從屬接口272。從屬接口包括第一寫數(shù)據(jù)寄存器274、第二寫數(shù)據(jù)寄存器276、第一讀數(shù)據(jù)寄存器278、和第二讀數(shù)據(jù)寄存器280。寫選擇器282耦接在寫數(shù)據(jù)寄存器274和276與存儲器內(nèi)核270之間。讀選擇器284耦接在讀數(shù)據(jù)寄存器278和280與存儲器內(nèi)核270之間。
參照圖6和8，讀選擇器284在時間段T2至T4中將第一讀數(shù)據(jù)RDS2從存儲器內(nèi)核270路由到第一讀數(shù)據(jù)寄存器278，并且在時間段T4至T6中將第二讀數(shù)據(jù)RDS2’從存儲器內(nèi)核270路由到第二讀數(shù)據(jù)寄存器280。這種從存儲器內(nèi)核270的讀數(shù)據(jù)傳輸與存儲器內(nèi)核270的較高時鐘頻率同步，并且這種讀數(shù)據(jù)傳輸順序地向讀數(shù)據(jù)寄存器278和280進行。
再次參照圖6和8，第一讀數(shù)據(jù)寄存器278在時間段T3至T7中將第一讀數(shù)據(jù)RDS2輸出到第一RD從屬總線264上。第二讀數(shù)據(jù)寄存器280在時間段T5至T8中將第二讀數(shù)據(jù)RDS2’輸出到第二RD’從屬總線266上。第一和第二讀數(shù)據(jù)寄存器278和280利用時間重疊部分T5至T7分別將第一和第二讀數(shù)據(jù)RDS2和RDS2’輸出到第一和第二RD和RD’從屬總線264和266上。所述從讀數(shù)據(jù)寄存器278和280到RD和RD’從屬總線264和266的讀數(shù)據(jù)傳輸與從屬總線264和266的較低時鐘頻率同步。
參照圖7和8，寫選擇器282在時間段T4到T6內(nèi)將第一寫數(shù)據(jù)WRS2從第一寫數(shù)據(jù)寄存器274路由到存儲器內(nèi)核270，并且在時間段T7到T9內(nèi)將第二寫數(shù)據(jù)WRS2’從第二寫寄存器276路由到存儲器內(nèi)核270。這種到存儲器內(nèi)核270的寫數(shù)據(jù)傳輸與存儲器內(nèi)核270的較高時鐘頻率同步，并且這種寫數(shù)據(jù)傳輸順序地從寫數(shù)據(jù)寄存器274和276進行。
再次參照圖7和8，第一寫數(shù)據(jù)寄存器274在時間段T2至T5中從第一WR從屬總線260輸入第一寫數(shù)據(jù)WRS2。第二寫數(shù)據(jù)寄存器276在時間段T3至T8中從第二WR’從屬總線262輸入第二寫數(shù)據(jù)WRS2’。第一和第二寫數(shù)據(jù)寄存器274和276利用時間重疊部分T3至T5分別從第一和第二WR和WR’從屬總線260和262輸入第一和第二寫數(shù)據(jù)WRS2和WRS2’。所述從WR和WR’從屬總線260和262到寫數(shù)據(jù)寄存器272和276的這樣的寫數(shù)據(jù)傳輸與從屬總線260和262的較低時鐘頻率同步。
以這種方式，通過對較快的從屬模塊使用數(shù)目為X的寫總線通路和數(shù)目為X的讀總線通路，即使在總線時鐘頻率小于從屬時鐘頻率時，也能夠最小化向總線或來自總線的數(shù)據(jù)傳輸中的等待時間(latency)。在本發(fā)明的一個實施例中，乘以X的較慢的總線260、262、264或266的時鐘頻率大于較快的從屬模塊222或224的時鐘頻率。所述多個寫總線通路和多個讀總線通路允許從較慢的總線讀數(shù)據(jù)或向較慢的總線寫數(shù)據(jù)中的時間重疊，從而使多處理器系統(tǒng)200的數(shù)據(jù)處理中的等待時間最小化。
以上僅僅是示例，并非旨在進行限制。例如，此處示出和描述的任何元素的數(shù)目都是示例性的。本發(fā)明僅被所附權利要求
書及其等價物所限定的范圍所限制。
權利要求
1.一種多處理器系統(tǒng)，包括多個主模塊；至少一個以第一時鐘頻率操作的第一類型從屬模塊；至少一個以高于所述第一時鐘頻率的第二時鐘頻率操作的第二類型從屬模塊；仲裁器，用于協(xié)調(diào)所述主模塊與所述從屬模塊之間的訪問；所述仲裁器與所述第一類型從屬模塊之間的單個讀/寫總線通路；以及所述仲裁器與所述第二類型從屬模塊之間的多個讀總線通路或多個寫總線通路。
2.如權利要求
1所述的多處理器系統(tǒng)，還包括所述仲裁器和所述第二類型從屬模塊之間的多個讀總線通路和多個寫總線通路。
3.如權利要求
1所述的多處理器系統(tǒng)，包括在所述仲裁器與所述第一類型從屬模塊之間的單個讀總線通路，并且包括在所述仲裁器與所述第二類型從屬模塊之間的一對讀總線通路，并且其中，所述仲裁器包括第一讀復用器，用于在所述單個讀總線通路與所述一對讀總線通路之一之中進行選擇，以便從所述從屬模塊之一向所述主模塊之一發(fā)送讀數(shù)據(jù)。
4.如權利要求
3所述的多處理器系統(tǒng)，包括多個第二類型從屬模塊，每個第二類型從屬模塊具有相應的一對讀總線通路，并且其中，所述仲裁器包括第二讀復用器，用于在每個所述相應的讀總線通路對的相應的一個讀總線通路之中進行選擇，以便將讀數(shù)據(jù)從所述第二類型從屬模塊之一發(fā)送到所述主模塊之一。
5.如權利要求
1所述的多處理器系統(tǒng)，包括在所述仲裁器與第一類型從屬模塊之間的單個寫總線通路，并且包括在所述仲裁器與第二類型從屬模塊之間的一對寫總線通路，并且其中，所述仲裁器包括第一寫復用器，用于在所述單個寫總線通路和所述一對寫總線通路中的一個通路之中進行選擇，以便將寫數(shù)據(jù)從所述主模塊之一發(fā)送到所述從屬模塊之一。
6.如權利要求
5所述的多處理器系統(tǒng)，包括多個第二類型從屬模塊，每個第二類型從屬模塊具有相應的一對寫總線通路，并且其中，所述仲裁器包括第二寫復用器，用于在每個所述相應的寫總線通路對的相應的一個寫總線通路之中進行選擇，以便將寫數(shù)據(jù)從所述主模塊之一發(fā)送到所述第二類型從屬模塊之一。
7.如權利要求
1所述的多處理器系統(tǒng)，包括在所述仲裁器與第二類型從屬模塊之間的一對讀總線通路，并且其中，所述第二類型從屬模塊包括一對讀數(shù)據(jù)寄存器，用于存儲對于所述一對讀數(shù)據(jù)寄存器來說順序地從從屬模塊內(nèi)核傳輸?shù)?、并且與從屬時鐘同步的讀數(shù)據(jù)，其中，存儲在所述讀數(shù)據(jù)寄存器中的讀數(shù)據(jù)是經(jīng)由所述讀總線通路、利用時間重疊部分發(fā)送的，并且與總線時鐘同步。
8.如權利要求
7所述的多處理器系統(tǒng)，其中，所述從屬時鐘比所述總線時鐘快。
9.如權利要求
1所述的多處理器系統(tǒng)，包括在所述仲裁器與所述第二類型從屬模塊之間的一對寫總線通路，并且其中，所述第二類型從屬模塊包括一對寫數(shù)據(jù)寄存器，用于存儲利用時間重疊部分從所述寫總線通路接收、并且與總線時鐘同步的寫數(shù)據(jù)，并且其中，對于所述一對寫數(shù)據(jù)寄存器來說順序地、并且與從屬時鐘同步地將來自所述寫數(shù)據(jù)寄存器的寫數(shù)據(jù)存儲到從屬模塊內(nèi)核。
10.如權利要求
9所述的多處理器系統(tǒng)，其中，所述從屬時鐘比所述總線時鐘快。
11.如權利要求
1所述的多處理器系統(tǒng)，包括在所述仲裁器與所述第二類型從屬模塊之間的一對讀總線通路，其中，該兩條讀總線通路都利用時間重疊部分將相應的讀數(shù)據(jù)從所述第二類型從屬模塊發(fā)送到所述仲裁器。
12.如權利要求
1所述的多處理器系統(tǒng)，包括在所述仲裁器與第二類型從屬模塊之間的一對寫總線通路，其中，該兩條寫總線通路都利用時間重疊部分將相應的寫數(shù)據(jù)從所述仲裁器發(fā)送到所述第二類型從屬模塊。
13.一種多處理器系統(tǒng)，包括多個主模塊；多個從屬模塊；仲裁器，用于協(xié)調(diào)所述主模塊與所述從屬模塊之間的訪問；以及在至少一個所述從屬模塊的每一個從屬模塊與所述仲裁器之間的相應的多個寫總線通路。
14.如權利要求
13所述的多處理器系統(tǒng)，包括在所述仲裁器與所述從屬模塊之一之間的單個寫總線通路，并且包括在所述仲裁器與所述從屬模塊中的另一個從屬模塊之間的一對寫總線通路，并且其中，所述仲裁器包括第一寫復用器，用于在所述單個寫總線通路與所述一對寫總線通路中的一個通路之中進行選擇，以便將寫數(shù)據(jù)從所述主模塊之一發(fā)送到所述從屬模塊之一。
15.如權利要求
14所述的多處理器系統(tǒng)，包括用于至少兩個從屬模塊的相應的一對寫總線通路，并且其中，所述仲裁器包括第二寫復用器，用于在每個所述相應的寫總線通路對的相應的一個寫總線通路之中進行選擇，以便將寫數(shù)據(jù)從所述主模塊之一發(fā)送到所述從屬模塊之一。
16.如權利要求
13所述的多處理器系統(tǒng)，包括在所述仲裁器與所述從屬模塊之一之間的一對寫總線通路，其具有一對寫數(shù)據(jù)寄存器，用于存儲利用時間重疊部分從所述寫總線通路接收的、并且與總線時鐘同步的寫數(shù)據(jù)，并且其中，對于所述一對寫數(shù)據(jù)寄存器來說順序地、并且與從屬時鐘同步地將來自所述寫數(shù)據(jù)寄存器的寫數(shù)據(jù)存儲到從屬模塊內(nèi)核。
17.如權利要求
16所述的多處理器系統(tǒng)，其中，所述從屬時鐘比所述總線時鐘快。
18.如權利要求
13所述的多處理器系統(tǒng)，包括在所述仲裁器與所述從屬模塊之一之間的一對寫總線通路，其中，該兩條寫總線通路都利用時間重疊部分將相應的寫數(shù)據(jù)從所述仲裁器發(fā)送到所述從屬模塊之一。
19.一種在多處理器系統(tǒng)中傳輸數(shù)據(jù)的方法，包括以第一時鐘頻率操作至少一個第一類型從屬模塊；以高于所述第一時鐘頻率的第二時鐘頻率操作至少一個第二類型從屬模塊；對多個主模塊和從屬模塊之間的訪問進行仲裁；經(jīng)由單個讀/寫總線通路向/從所述第一類型從屬模塊發(fā)送數(shù)據(jù)；以及經(jīng)由多個讀總線通路或多個寫總線通路向/從所述第二類型從屬模塊發(fā)送數(shù)據(jù)。
20.如權利要求
19所述的方法，還包括經(jīng)由多個讀總線通路和多個寫總線通路向/從所述第二類型從屬模塊發(fā)送數(shù)據(jù)。
21.如權利要求
19所述的方法，還包括經(jīng)由單個讀總線通路從所述第一類型從屬模塊發(fā)送讀數(shù)據(jù)；經(jīng)由一對讀總線通路從所述第二類型從屬模塊發(fā)送讀數(shù)據(jù)；以及在所述單個讀總線通路和所述一對讀總線通路中的一個通路之中進行選擇，以便將讀數(shù)據(jù)從所述從屬模塊之一發(fā)送到所述主模塊之一。
22.如權利要求
19所述的方法，還包括經(jīng)由相應的一對讀總線通路發(fā)送多個所述第二類型從屬模塊中的每一個的相應的讀數(shù)據(jù)；以及在每個相應的一對讀總線通路的相應的一個讀總線通路中進行選擇，以便將讀數(shù)據(jù)從所述第二類型從屬模塊之一發(fā)送到所述主模塊之一。
23.如權利要求
19所述的方法，還包括經(jīng)由單個寫總線通路將寫數(shù)據(jù)發(fā)送到所述第一類型從屬模塊；經(jīng)由一對寫總線通路將寫數(shù)據(jù)發(fā)送到所述第二類型從屬模塊；在所述單個寫總線通路和所述一對寫總線通路中的一個通路之中進行選擇，以便將寫數(shù)據(jù)從所述主模塊之一發(fā)送到所述從屬模塊之一。
24.如權利要求
19所述的方法，還包括經(jīng)由相應的一對寫總線通路將相應的寫數(shù)據(jù)發(fā)送到所述多個第二類型從屬模塊中的每一個；以及在每個相應的寫總線通路對的相應的一個寫總線通路之中進行選擇，以便將寫數(shù)據(jù)從所述主模塊之一發(fā)送到所述第二類型從屬模塊之一。
25.如權利要求
19所述的方法，還包括經(jīng)由一對讀總線通路從所述第二類型從屬模塊發(fā)送讀數(shù)據(jù)；將所述讀數(shù)據(jù)對于一對讀數(shù)據(jù)寄存器來說順序地并且與總線時鐘同步地傳輸?shù)剿鲆粚ψx數(shù)據(jù)寄存器；以及利用時間重疊部分并且與總線時鐘同步地將存儲在所述讀數(shù)據(jù)寄存器中的讀數(shù)據(jù)傳輸?shù)剿鲆粚ψx總線通路。
26.如權利要求
25所述的方法，其中，所述從屬時鐘比所述總線時鐘快。
27.如權利要求
19所述的方法，還包括經(jīng)由一對寫總線通路將寫數(shù)據(jù)發(fā)送到所述第二類型從屬模塊；利用時間重疊部分并且與總線時鐘同步地將所述寫數(shù)據(jù)從所述一對寫總線通路傳輸?shù)揭粚憯?shù)據(jù)寄存器；以及對于所述一對寫數(shù)據(jù)寄存器來說順序地并且與從屬時鐘同步地將所述寫數(shù)據(jù)從所述寫數(shù)據(jù)寄存器傳輸?shù)綇膶倌K內(nèi)核。
28.如權利要求
27所述的方法，其中，所述從屬時鐘比所述總線時鐘快。
29.如權利要求
19所述的方法，還包括利用時間重疊部分來經(jīng)由一對讀總線通路中的每一個通路從所述第二類型從屬模塊發(fā)送相應的讀數(shù)據(jù)。
30.如權利要求
19所述的方法，還包括利用時間重疊部分來經(jīng)由一對寫總線通路中的每一個通路向所述第二類型從屬模塊發(fā)送相應的寫數(shù)據(jù)。
專利摘要
一種多處理器系統(tǒng)，包括多個主模塊；至少一個以第一時鐘頻率操作的第一類型從屬模塊；以及至少一個以高于所述第一時鐘頻率的第二時鐘頻率操作的第二類型從屬模塊。仲裁器經(jīng)由所述仲裁器與第一類型從屬模塊之間的單個讀/寫總線通路、以及經(jīng)由所述仲裁器與第二類型從屬模塊之間的多個讀總線通路和/或多個寫總線通路協(xié)調(diào)所述主模塊與所述從屬模塊之間的訪問。
文檔編號G06F15/177GK1996276SQ200710002131
公開日2007年7月11日 申請日期2007年1月4日
發(fā)明者成洛熙, 金榮德, 樸宰弘, 權寧濬, 李種珉 申請人:三星電子株式會社導出引文BiBTeX, EndNote, RefMan