一種射頻卡門鎖控制電路的制作方法

一種射頻卡門鎖控制電路的制作方法
【專利摘要】本發明公開了一種射頻卡門鎖控制電路，包括有中央處理器集成電路，與中央處理器集成電路連接的射頻通信集成電路、電源開關集成電路、直流電機的驅動電路、內存儲器集成電路、AD采樣及放大濾波電路。本發明具有低電壓、低功耗、低成本、體積小的優點，且布線合理，使用咸性電池供電的控制電路，滿足客戶的需求。
【專利說明】一種射頻卡門鎖控制電路
[0001]

【技術領域】
[0002]本發明涉及控制電路領域，具體是一種射頻卡門鎖控制電路。

【背景技術】
[0003]現代是高科技信息產業化時代，也是高科技電子信息產品時代，而這些電子產品離不開電子電路的控制。射頻卡門鎖替代了機械鑰匙，省去了機械鑰匙的繁瑣編號及易折易掉便找不回的不足之處，更靈活更方便，即便是卡壞了或丟了，只要管理程序還在PC里，只需要在管理程序中將此卡信息去掉，便不怕被無良之人有機可趁，無形之中更增加了門鎖的管理力度。


【發明內容】

[0004]本發明要解決的技術問題是提供一種射頻卡門鎖控制電路，其具有低電壓、低功耗、低成本、體積小的優點，且布線合理，使用咸性電池供電的控制電路，滿足客戶的需求。
[0005]本發明的技術方案為:
一種射頻卡門鎖控制電路，包括有中央處理器集成電路，與中央處理器集成電路連接的射頻通信集成電路、電源開關集成電路、直流電機的驅動電路、內存儲器集成電路、AD采樣及放大濾波電路；
所述的中央處理器集成電路包括有微處理器，微處理器的腳I通過電阻R17連接接地端，微處理器的腳2分別連接VCC33和電容C5的一端，電容C5的另一端和腳4 3并聯接入接地端，微處理器的腳5和腳6分別連接到晶振Yl的兩端，微處理器的腳7 —端通過電阻R16連接到VCC33，另一端通過電容C6連接接地端；
所述的射頻通信集成電路包括有射頻芯片，射頻芯片的腳2通過電容C7接地，射頻芯片的腳7和腳9分別接入接地端，射頻芯片的腳8直接接地，射頻芯片的腳11和腳12分別通過電容C8和C9后與腳10并聯接地，射頻芯片的腳13和二極管Dl的一端并聯接入電容ClO的一端，電容ClO的另一端接地，電阻R18并聯于電容ClO上，射頻芯片的腳19和腳20分別連接到晶振Y2的兩端，且射頻芯片的腳19與電容Cl I的一端連接，射頻芯片的腳20與電容C12的一端連接，電容Cl I的另一端和電容C12的另一端并聯接地，射頻芯片的腳4、腳5、腳6、腳38分別與微處理器的腳15、腳16、腳11、腳17對應連接，射頻芯片的腳1、腳3和腳39均與微處理器的腳25連接；
所述的電源開關集成電路包括有接口芯片J1，接口芯片JI的腳I分別連接輸出端VCC6、通過電容Cl接地，接口芯片Jl的腳2和腳6分別接入接地端，并聯的四個電阻組合Pl其中三個電阻的一端分別連接接口芯片的腳3、腳4和腳5，四個電阻組合Pl其中三個電阻的另一端連接電阻組合P2的一端，P2的另一端連接VCC33，電容C2的一端、接口芯片Jl的腳7并聯后與電機接線端口 LOCK POffERl連接，電容C2的另一端、接口芯片Jl的腳8并聯后與電機接線端口 LOCK P0WER2連接；
所述的直流電機的驅動電路的NPN三極管T2 Yl的基極通過電阻R6連接到微處理器的腳8，三極管T2 Yl的發射極接入接地端，三極管T2 Yl的集電極連接電阻R7的一端，PNP三極管T5 Y2的發射極連接VCC6和電阻R8的一端，PNP三極管T5 Y2的基極與電阻R7的另一端并聯接入R8的另一端，電阻R14的一端和電阻R9的一端分別與PNP三極管T5 Y2的集電極連接，電阻R14的另一端通過電阻R15連接到接地端，微處理器的腳19接入到電阻R14和R15之間，電阻R9的另一端與PNP三極管T6 Y2的發射極、PNP三極管T7 Y2的發射極分別連接，PNP三極管T6 Y2的基極連接電阻RlO的一端，PNP三極管T6 Y2的集電極連接電阻Rll的一端，PNP三極管T7 Y2的基極連接電阻Rll的另一端，PNP三極管T7 Y2的集電極連接電阻RlO的另一端和NPN三極管T4 Yl的集電極，NPN三極管T4 Yl的基極通過電阻R13連接微處理器的腳9，NPN三極管T4 Yl的發射極連接接地端，NPN三極管T3Yl的集電極連接到PNP三極管T6 Y2的集電極，NPN三極管T3 Yl的基極通過電阻R12連接微處理器的腳10，NPN三極管T3 Yl的發射極連接接地端，NPN三極管T3 Yl的集電極、PNP三極管T6 Y2的集電極和PNP三極管T7 Y2的基極均與電機接線端口 LOCK POffERl連接，PNP三極管T7 Y2的集電極、NPN三極管T4 Yl的集電極和電阻RlO的另一端均與電機接線端口 LOCK P0WER2 ；
所述的內存儲器集成電路包括存儲器，存儲器的腳1、腳2、腳3和腳4并聯接入接地端，存儲器的腳5連接微處理器的腳12和電阻R2的一端，存儲器的腳6連接微處理器的腳13和電阻Rl的一端，存儲器的腳7連接接地端，存儲器的腳8連接微處理器的腳14、電阻Rl的另一端和電阻R2的另一端；
所述的AD采樣及放大濾波電路的NPN三極管Yl T8的基極通過電阻R5連接到射頻芯片的腳44RF TXD接口，NPN三極管Yl T8的發射極分別連接電容C14的一端和接地端，NPN三極管Yl T8的集電極連接到功率晶體管FDV301的源極，功率晶體管FDV301的門極與射頻芯片的腳43RF CLK接口連接，功率晶體管FDV301的的漏極與電感LI的一端連接，電阻R22并聯在NPN三極管Yl T8上，電感LI的另一端分別連接VCC33和通過電容C13接地，電容L12的一端連接電容C15，電容L12的另一端連接二極管IN4148的正極、電阻R19的一端和天線ANTA，電阻R19的另一端接地，二極管IN4148的負極分別連接電容C17的一端和電阻R20的一端，電容C17的另一端接地，電阻R21的一端和電容C16 —端并聯連接接地端，電阻R20的另一端、電阻R21的另一端和電容C16的另一端連接到微處理器的腳20 KARDDETECT 接口。
[0006]所述的一種射頻卡門鎖控制電路還包括與中央處理器集成電路連接的蜂鳴器驅動電路，其包括有蜂鳴器、和電阻R3，NPN三極管Tl Y1，所述的蜂鳴器的BEEP端連接VCC33，蜂鳴器的BELL端連接NPN三極管Tl Yl的集電極，NPN三極管Tl Yl的發射極連接接地端，NPN三極管Tl Yl的基極通過電阻R3連接到微處理器的腳23。
[0007]所述的一種射頻卡門鎖控制電路還包括與中央處理器集成電路連接的LED驅動電路，其包括有串聯連接的LED和電阻R4，電阻R4的外端與微處理器的腳21連接，LED的外端與微處理器的腳2221連接。
[0008]所述的一種射頻卡門鎖控制電路還包括3.3V電源線路，其包括有3.3V穩壓芯片和電容C3，3.3V穩壓芯片的腳I連接接地端和有極電容C3的一端，3.3V穩壓芯片的腳2連接VCC-6，3.3V穩壓芯片的腳3連接電源接入端VCC33和有級電容C3的另一端。
[0009]所述的一種射頻卡門鎖控制電路還包括與中央處理器集成電路連接的四線制程序下載與仿真接口集成電路，其包括有接口芯片J4，接口芯片J4的腳I連接微處理器的腳I，接口芯片J4的腳2連接VCC33，接口芯片J4的腳3連接微處理器的腳7，接口芯片J4的腳4接地。
[0010]本發明的VCC33指代3.3V供電電壓，VCC6指代6V供電電壓。
[0011]本發明的優點:
本發明在程序運行的過程中，開啟微處理器時，系統中的軟件定時器開始工作，并且在初始化后的時間中，以每秒一次方式累加記錄此時時間值，通過SCL (時鐘線)和SDA (數據線)和微處理器進行通訊，并以每秒一次的頻率把這個時間存儲在內存儲器中。當在有射頻卡片靠近時，天線周圍的磁場發生變化，繼而在天線的兩個端口檢測到電壓下降，此時通過AD采樣電路，把有射頻卡片靠近時的AD采樣值和初始化環境中的AD采樣值比較，當大于一定閥值的時候，觸發AD采樣中斷，并把此時開鎖的時間通過SCL (時鐘線)和SDA (數據線)和微處理器進行通訊，把此時的時間存儲到內存儲器中，方便以后數據驗證。蜂鳴器和LED蜂鳴和閃爍一次，讀取卡片的卡號和驗證卡片的密碼，驗證通過后，微處理器的腳9P2.1接口和腳10 P2.2接口產生一個高電平和一個低電平，再通過微處理器的P2.0接口來控制直流電機的電流通斷，繼而控制直流電機的正轉。在電機轉動到一定位置后，觸發了限位開關，在微處理器的腳26 Pl.5端口檢測到低電平，電機停轉并等待一段時間后，電機反轉回到原來的位置，Pl.5端口回到高電平狀態。接下來蜂鳴器和LED再運行一次。微處理器的腳27 Pl.6端口和微處理器的腳28 Pl.7端口用于監測房門的虛掩。綜上所述，本發明電路設計合理簡便，生產成本低而且易于大量生產，極大的滿足了客戶的需求。

【專利附圖】

【附圖說明】
[0012]圖1是本發明中央處理器集成電路圖。
[0013]圖2是本發明射頻通信集成電路圖。
[0014]圖3是本發明電源開關集成電路圖。
[0015]圖4是本發明直流電機的驅動電路圖。
[0016]圖5是本發明內存儲器集成電路圖。
[0017]圖6是本發明AD采樣及放大濾波電路圖。
[0018]圖7是本發明蜂鳴器驅動電路圖。
[0019]圖8是本發明LED驅動電路圖。
[0020]圖9是本發明3.3V電源線路圖。
[0021]圖10是本發明四線制程序下載與仿真接口集成電路圖。

【具體實施方式】
[0022]一種射頻卡門鎖控制電路，包括有3.3V電源線路，中央處理器集成電路，與中央處理器集成電路連接的射頻通信集成電路、電源開關集成電路、直流電機的驅動電路、內存儲器集成電路、AD采樣及放大濾波電路、蜂鳴器驅動電路、LED驅動電路和四線制程序下載與仿真接口集成電路； 見圖9，3.3V電源線路用7533穩壓芯片把6負的電壓轉化為3.3V，給系統提供穩定的電壓源，其包括有3.3V穩壓芯片和電容C3，3.3V穩壓芯片的腳I連接接地端和有極電容C3的一端，3.3V穩壓芯片的腳2連接VCC-6，3.3V穩壓芯片的腳3連接電源接入端VCC33和有級電容C3的另一端；
見圖1，中央處理器集成電路包括有微處理器，微處理器的腳I通過電阻R17連接接地端，微處理器的腳2分別連接VCC33和電容C5的一端，電容C5的另一端和腳4 3并聯接入接地端，微處理器的腳5和腳6分別連接到晶振Yl的兩端，微處理器的腳7 —端通過電阻R16連接到VCC33，另一端通過電容C6連接接地端；
見圖2，射頻通信集成電路包括有射頻芯片，射頻芯片的腳2通過電容C7接地，射頻芯片的腳7和腳9分別接入接地端，射頻芯片的腳8直接接地，射頻芯片的腳11和腳12分別通過電容C8和C9后與腳10并聯接地，射頻芯片的腳13和二極管Dl的一端并聯接入電容ClO的一端，電容ClO的另一端接地，電阻R18并聯于電容ClO上，射頻芯片的腳19和腳20分別連接到晶振Y2的兩端，且射頻芯片的腳19與電容Cll的一端連接，射頻芯片的腳20與電容C12的一端連接，電容Cl I的另一端和電容C12的另一端并聯接地，射頻芯片的腳4、腳5、腳6、腳38分別與微處理器的腳15、腳16、腳11、腳17對應連接實現SPI通訊連接，射頻芯片的腳1、腳3和腳39均與微處理器的腳25連接；
見圖3，電源開關集成電路包括有接口芯片J1，接口芯片Jl的腳I分別連接輸出端VCC6、通過電容Cl接地，接口芯片Jl的腳2和腳6分別接入接地端，并聯的四個電阻組合PI其中三個電阻的一端分別連接接口芯片的腳3、腳4和腳5，四個電阻組合PI其中三個電阻的另一端連接電阻組合P2的一端，P2的另一端連接VCC33，電容C2的一端、接口芯片Jl的腳7并聯后與電機接線端口 LOCK POffERl連接，電容C2的另一端、接口芯片Jl的腳8并聯后與電機接線端口 LOCK P0WER2連接；
見圖4，直流電機的驅動電路的NPN三極管T2 Yl的基極通過電阻R6連接到微處理器的腳8，三極管T2 Yl的發射極接入接地端，三極管T2 Yl的集電極連接電阻R7的一端，PNP三極管T5 Y2的發射極連接VCC6和電阻R8的一端，PNP三極管T5 Y2的基極與電阻R7的另一端并聯接入R8的另一端，電阻R14的一端和電阻R9的一端分別與PNP三極管T5 Y2的集電極連接，電阻R14的另一端通過電阻R15連接到接地端，微處理器的腳19接入到電阻R14和R15之間，電阻R9的另一端與PNP三極管T6 Y2的發射極、PNP三極管T7 Y2的發射極分別連接，PNP三極管T6 Y2的基極連接電阻RlO的一端，PNP三極管T6 Y2的集電極連接電阻Rll的一端，PNP三極管T7 Y2的基極連接電阻Rll的另一端，PNP三極管T7 Y2的集電極連接電阻RlO的另一端和NPN三極管T4 Yl的集電極，NPN三極管T4 Yl的基極通過電阻R13連接微處理器的腳9，NPN三極管T4 Yl的發射極連接接地端，NPN三極管T3Yl的集電極連接到PNP三極管T6 Y2的集電極，NPN三極管T3 Yl的基極通過電阻R12連接微處理器的腳10，NPN三極管T3 Yl的發射極連接接地端，NPN三極管T3 Yl的集電極、PNP三極管T6 Y2的集電極和PNP三極管T7 Y2的基極均與電機接線端口 LOCK POffERl連接，PNP三極管T7 Y2的集電極、NPN三極管T4 Yl的集電極和電阻RlO的另一端均與電機接線端口 LOCK P0WER2 ；
見圖5，內存儲器集成電路包括存儲器，存儲器的腳1、腳2、腳3和腳4并聯接入接地端，存儲器的腳5連接微處理器的腳12和電阻R2的一端，存儲器的腳6連接微處理器的腳13和電阻Rl的一端，存儲器的腳7連接接地端，存儲器的腳8連接微處理器的腳14、電阻Rl的另一端和電阻R2的另一端；存儲器選用AT24C02芯片，用的是I2C總線的數據傳輸協議，在掉電的情況下，可以保存信息，在工作的時候，微處理器軟件定時器記錄微處理器的工作時間，同時每隔一秒鐘把時間存儲在存儲器中，并且記錄刷卡的信息，方便查閱歷史信息；
見圖6，AD采樣及放大濾波電路的NPN三極管Yl T8的基極通過電阻R5連接到射頻芯片的腳44RF TXD接口，NPN三極管Yl T8的發射極分別連接電容C14的一端和接地端，NPN三極管Yl T8的集電極連接到功率晶體管FDV301的源極，功率晶體管FDV301的門極與射頻芯片的腳43RF CLK接口連接，功率晶體管FDV301的的漏極與電感LI的一端連接，電阻R22并聯在NPN三極管Yl T8上，電感LI的另一端分別連接VCC33和通過電容C13接地，電容L12的一端連接電容C15，電容L12的另一端連接二極管IN4148的正極、電阻R19的一端和天線ANTA，電阻R19的另一端接地，二極管IN4148的負極分別連接電容C17的一端和電阻R20的一端，電容C17的另一端接地，電阻R21的一端和電容C16 —端并聯連接接地端，電阻R20的另一端、電阻R21的另一端和電容C16的另一端連接到微處理器的腳20 KARDDETECT 接口。
[0023]見圖7，蜂鳴器驅動電路包括有蜂鳴器、和電阻R3，NPN三極管Tl Y1，所述的蜂鳴器的BEEP端連接VCC33，蜂鳴器的BELL端連接NPN三極管Tl Yl的集電極，NPN三極管TlYl的發射極連接接地端，NPN三極管Tl Yl的基極通過電阻R3連接到微處理器的腳23。
[0024]見圖8，LED驅動電路包括有串聯連接的LED和電阻R4，電阻R4的外端與微處理器的腳21連接，LED的外端與微處理器的腳2221連接；
見圖10，四線制程序下載與仿真接口集成電路包括有接口芯片J4，接口芯片J4的腳I連接微處理器的腳1，接口芯片J4的腳2連接VCC33，接口芯片J4的腳3連接微處理器的腳7，接口芯片J4的腳4接地；四線制程序下載與仿真接口集成電路與傳統的JATG14接口相比，微處理器端口占用少，節約了微處理器的有限資源本發明的工作流程:
通電微處理器復位后，整個系統處于穩定的工作狀態。初始化微處理器引腳和內部系統，使微處理器工作在低功耗模式下，同時微處理器的功耗控制端口腳25初始化為高電平，使射頻芯片也處于低功耗模式下，降低靜態時系統功耗。
[0025]在微處理器通上電后，當檢測到高電平時，蜂鳴器在三極管的驅動下鳴響一次，同時LED閃爍一下。即微處理器檢測到射頻卡時，BELL為高定平，三極管Tl Yl導通，驅動蜂鳴器響一聲，LEDPOffERl和LEDP0WER2分別為高電平和低電平輸出，來驅動LED發光一次。然后微處理器通過SPI通訊，打開視頻芯片thm3060的射頻功能，此時在端口 RF_CLK中產生了 13.56MHZ的波形，通過功率晶體管EDV301和來自系統的3.3V的電壓，對此波形進行功率放大，再通過C15和R19組成的高通濾波電路，讓低于13.56MHZ頻率的波形濾除掉，只讓13.56MHZ的波形通過。這個這個頻率的波形加載到天線ANTA上面，就對外部形成一個橢圓形的磁場(和天線的外形有關)，當在有射頻卡片靠近時，此時檢測到環境中的磁場變換，繼而在天線的兩個端口檢測到電壓下降，，此時微處理器的腳20 P2.4端口通過AD采樣電路，記錄下在當如環境中的AD值。完成一次米樣后，關閉thm3060射頻功能。在定時器作用下，間隔一段時間，再重復上面的功能。AD在當前環境下的采樣值和初始化的AD值進行比較，當大于某個閥值的時候，觸發AD采樣中斷，繼而進行射頻卡片的采樣和密碼校驗，驗證通過后，微處理器的直流電機驅動端口的P2.1和P2.2產生一個高電平和一個低電平，再通過控制P2.0端口來控制直流電機的電流通斷，繼而控制直流電機的正轉。在電機轉動到一定位置后，觸發了限位開關，在微處理器的端口 Pl.5檢測到低電平，電機停轉并等待一段時間后，電機反轉回到原來的位置，端口 Pl.5回到高電平狀態，接下來蜂鳴器和LED再運行一次。端口 Pl.6和Pl.7用于監測房門的虛掩。
[0026]在程序運行的過程中，開啟微處理器時，系統中的軟件定時器開始工作，并且在初始化后的時間中，以每秒一次方式累加記錄此時時間值，通過SCL (時鐘線)和SDA (數據線)和微處理器進行通訊，并以每秒一次的頻率把這個時間存儲在存儲器AT24C02中。
【權利要求】
1.一種射頻卡門鎖控制電路，其特征在于:包括有中央處理器集成電路，與中央處理器集成電路連接的射頻通信集成電路、電源開關集成電路、直流電機的驅動電路、內存儲器集成電路、八0采樣及放大濾波電路； 所述的中央處理器集成電路包括有微處理器，微處理器的腳1通過電阻卩17連接接地端，微處理器的腳2分別連接7(^33和電容⑶的一端，電容⑶的另一端和腳4 3并聯接入接地端，微處理器的腳5和腳6分別連接到晶振VI的兩端，微處理器的腳7 —端通過電阻尺16連接到7(^33，另一端通過電容⑶連接接地端； 所述的射頻通信集成電路包括有射頻芯片，射頻芯片的腳2通過電容07接地，射頻芯片的腳7和腳9分別接入接地端，射頻芯片的腳8直接接地，射頻芯片的腳11和腳12分別通過電容⑶和⑶后與腳10并聯接地，射頻芯片的腳13和二極管01的一端并聯接入電容010的一端，電容010的另一端接地，電阻818并聯于電容010上，射頻芯片的腳19和腳20分別連接到晶振^2的兩端，且射頻芯片的腳19與電容011的一端連接，射頻芯片的腳20與電容012的一端連接，電容011的另一端和電容012的另一端并聯接地，射頻芯片的腳4、腳5、腳6、腳38分別與微處理器的腳15、腳16、腳11、腳17對應連接，射頻芯片的腳1、腳3和腳39均與微處理器的腳25連接； 所述的電源開關集成電路包括有接口芯片了 1，接口芯片了1的腳1分別連接輸出端乂^⑶、通過電容接地，接口芯片了1的腳2和腳6分別接入接地端，并聯的四個電阻組合？1其中三個電阻的一端分別連接接口芯片的腳3、腳4和腳5，四個電阻組合？1其中三個電阻的另一端連接電阻組合？2的一端，？2的另一端連接7(1:33，電容02的一端、接口芯片了1的腳7并聯后與電機接線端口 11)(? ？01現1連接，電容02的另一端、接口芯片了1的腳8并聯后與電機接線端口 [00( ？0121？2連接； 所述的直流電機的驅動電路的三極管12 II的基極通過電阻冊連接到微處理器的腳8，三極管12 VI的發射極接入接地端，三極管12 VI的集電極連接電阻87的一端，？冊三極管15 12的發射極連接和電阻狀的一端，？冊三極管15 12的基極與電阻87的另一端并聯接入狀的另一端，電阻[4的一端和電阻四的一端分別與？冊三極管15 12的集電極連接，電阻[4的另一端通過電阻町5連接到接地端，微處理器的腳19接入到電阻尺14和815之間，電阻四的另一端與？冊三極管16 12的發射極、？冊三極管17 12的發射極分別連接，三極管16 12的基極連接電阻[0的一端，？冊三極管16 12的集電極連接電阻[1的一端，三極管17 12的基極連接電阻[1的另一端，？冊三極管17 12的集電極連接電阻[0的另一端和冊X三極管14 II的集電極，冊X三極管14 II的基極通過電阻813連接微處理器的腳9，三極管14 II的發射極連接接地端，三極管丁3II的集電極連接到三極管16 12的集電極，冊X三極管13 II的基極通過電阻812連接微處理器的腳10，冊X三極管13 II的發射極連接接地端，冊X三極管13 II的集電極、？冊三極管16 12的集電極和？冊三極管17 12的基極均與電機接線端口 [0(? ？01現1連接，？冊三極管17 12的集電極、冊X三極管14 II的集電極和電阻[0的另一端均與電機接線端口 [00( ？0呢尺2 ； 所述的內存儲器集成電路包括存儲器，存儲器的腳1、腳2、腳3和腳4并聯接入接地端，存儲器的腳5連接微處理器的腳12和電阻以的一端，存儲器的腳6連接微處理器的腳13和電阻町的一端，存儲器的腳7連接接地端，存儲器的腳8連接微處理器的腳14、電阻尺1的另一端和電阻02的另一端； 所述的仙采樣及放大濾波電路的三極管VI 18的基極通過電阻85連接到射頻芯片的腳44即1X0接口，三極管VI 18的發射極分別連接電容014的一端和接地端，冊~三極管VI 18的集電極連接到功率晶體管？07301的源極，功率晶體管？07301的門極與射頻芯片的腳43即0^接口連接，功率晶體管？07301的的漏極與電感11的一端連接，電阻尺22并聯在冊?三極管VI 18上，電感11的另一端分別連接7(^33和通過電容013接地，電容112的一端連接電容015，電容112的另一端連接二極管I財148的正極、電阻[9的一端和天線八，電阻[9的另一端接地，二極管I財148的負極分別連接電容017的一端和電阻尺20的一端，電容017的另一端接地，電阻821的一端和電容016 —端并聯連接接地端，電阻以0的另一端、電阻821的另一端和電容016的另一端連接到微處理器的腳20 1(八尺002X201 接 口。
2.根據權利要求1所述的一種射頻卡門鎖控制電路，其特征在于:所述的一種射頻卡門鎖控制電路還包括與中央處理器集成電路連接的蜂鳴器驅動電路，其包括有蜂鳴器、和電阻83，冊X三極管II II，所述的蜂鳴器的822？端連接7(^33，蜂鳴器的821端連接冊?三極管II II的集電極，見^三極管II II的發射極連接接地端，見^三極管II II的基極通過電阻…連接到微處理器的腳23。
3.根據權利要求1所述的一種射頻卡門鎖控制電路，其特征在于:所述的一種射頻卡門鎖控制電路還包括與中央處理器集成電路連接的120驅動電路，其包括有串聯連接的120和電阻財，電阻財的外端與微處理器的腳21連接，[￡0的外端與微處理器的腳2221連接。
4.根據權利要求1所述的一種射頻卡門鎖控制電路，其特征在于:所述的一種射頻卡門鎖控制電路還包括3.電源線路，其包括有3.3乂穩壓芯片和電容(:3,3.3乂穩壓芯片的腳1連接接地端和有極電容03的一端，3.穩壓芯片的腳2連接7(^-6，3.穩壓芯片的腳3連接電源接入端7(^33和有級電容03的另一端。
5.根據權利要求1所述的一種射頻卡門鎖控制電路，其特征在于:所述的一種射頻卡門鎖控制電路還包括與中央處理器集成電路連接的四線制程序下載與仿真接口集成電路，其包括有接口芯片了4，接口芯片了4的腳1連接微處理器的腳1，接口芯片了4的腳2連接7(^33，接口芯片了4的腳3連接微處理器的腳7，接口芯片了4的腳4接地。
【文檔編號】G06K19/077GK104361384SQ201410615274
【公開日】2015年2月18日 申請日期:2014年11月5日 優先權日:2014年11月5日
【發明者】陳玉梅, 婁建偉, 王勉, 余暉, 趙寧, 趙靖, 郭良, 楊慧 申請人:安徽天智信息科技集團股份有限公司