數據處理裝置、微型控制器、以及半導體裝置制造方法

數據處理裝置、微型控制器、以及半導體裝置制造方法
【專利摘要】易于進行構成數據處理裝置的設備的電源切斷并且提高就緒時的電力削減效果。數據處理裝置具有微型控制器(3)、包括非易失性的RAM陣列的存儲器IC(1)、以及能夠個別地控制針對所述微型控制器和所述存儲器IC的電源供給的電源部(2)。所述存儲器IC在用于控制針對所述RAM陣列的數據的寫入以及讀出的控制信號(CE、OE、WE、BE)是高電平的情況下，能夠實施針對所述RAM陣列的數據的讀出以及寫入。另外，所述存儲器IC在所述控制信號是低電平的情況下，針對所述RAM陣列的數據的讀出以及寫入被禁止。所述微型控制器在通過所述電源部而所述存儲器IC遷移到就緒狀態時，使所述控制信號成為低電平。
【專利說明】數據處理裝置、微型控制器、以及半導體裝置

【技術領域】
[0001]本發明涉及數據處理裝置、微型控制器、以及半導體裝置，特別涉及適用于要求低功耗的數據處理裝置有效的技術。

【背景技術】
[0002]為了實現期望的功能，通過將微型控制器(微型計算機)、存儲器、傳感器、電源IC等多個電子部件相互連接，構成便攜終端、服務器等數據處理裝置。近年來，數據處理裝置的省電力化的要求提高。為了實現數據處理裝置的省電力化，抑制構成數據處理裝置的各個設備(例如半導體集成電路)的功耗不可欠缺。
[0003]作為半導體集成電路的省電力化的技術，近年來，被稱為電源門控的手法得到了矚目。電源門控是通過切斷向半導體集成電路內的不動作的電路塊的電源供給，抑制該電路塊的泄露電流，削減半導體集成電路整體的功耗的手法。
[0004]近年來，研究了將該電源門控的考慮方法應用于數據處理裝置，個別地控制針對在安裝基板(板)上安裝了的各設備的電源的供給和切斷，實現數據處理裝置整體的省電力化。例如，在專利文獻I中，公開了在具備多個存儲器芯片的存儲器模塊中進行針對各個存儲器芯片的電源供給和切斷的技術。具體而言，公開了使用用于指示電源供給以及電源切斷的電源接通控制信號，使多個存儲器芯片的電源供給以及電源切斷的定時錯開的手法。
[0005]但是，在作為數據處理裝置中的微型計算機的外部存儲器使用了 SRAM、DRAM的情況下，由于這些外部存儲器是易失性，所以有時無法進行電源切斷。因此，近年來，為了進一步實現省電力化，研究了將即使進行電源切斷也不會丟失數據的MRAM、FRAM(注冊商標、以下相同)等非易失性RAM (NVRAM:Non Volatile RAM)用作外部存儲器。通過代替SRAM、DRAM而使用NVRAM，能夠容易地進行外部存儲器的電源切斷，能夠期待系統的進一步的省電力化。
[0006]【專利文獻I】日本特開2007-164822號公報


【發明內容】

[0007]在當前市場上出售的NVRAM產品的大部分考慮從SRAM、DRAM產品的置換，具備與SRAM兼容的接口規格。即，在大部分的NVRAM中，如以往的SRAM、DRAM那樣，控制針對存儲器元件的數據的寫入或者讀出的寫使能(RE)信號、輸出使能(OE)信號等控制信號成為低電平有效。因此，在切斷電源而使NVRAM成為就緒狀態時，為了防止發生非法的存儲器存取，期望對NVRAM的寫使能端子、輸出使能端子等施加高電平的信號。但是，在通過使例如設置于NVRAM的電源側的電源開關(調節器電路的輸出晶體管等)成為OFF而切斷了 NVRAM的電源的情況下，如果對NVRAM的控制端子施加了高電平的控制信號，則經由與該控制端子連接的ESD保護二極管對NVRAM的內部的電源線路供給電荷。其結果，存在即使進行電源切斷而使NVRAM成為就緒狀態，在數據處理裝置中也得不到充分的電力削減效果這樣的問題。
[0008]為了消除該問題，還考慮在低電平有效的NVRAM中，僅在電源切斷時使控制信號成為低電平的手法。但是，單純地，僅通過在電源切斷時使控制信號成為低電平，有發生非法的存儲器存取，存儲器元件的數據被破壞的擔心。因此，還考慮如上述專利文獻I的存儲器芯片那樣，使用電源接通控制信號，對存儲器IC側通知電源切斷的定時，以不發生針對存儲器元件的存取的方式，實施了某種處理之后，使寫使能信號等各種控制信號成為低電平的手法。但是，在該手法中，在存儲器IC側另外需要用于輸入電源接通控制信號的外部端子，用于根據電源接通控制信號控制存儲器存取的處理也變得復雜。
[0009]以下，說明用于解決這樣的課題的手段等，但其他課題和新的特征根據本說明書的記述以及附圖將更加明確。
[0010]如果簡單說明在本申請中公開的實施方式中的代表性的部分的概要，則如下所述。
[0011]即，本數據處理裝置具有微型控制器、和包括能夠實現數據的寫入或者讀出的非易失性的RAM陣列且能夠通過所述微型控制器存取的存儲器1C。所述數據處理裝置還具有能夠個別地控制針對所述微型控制器和所述存儲器IC的電源供給的電源部。所述存儲器IC在用于控制針對所述非易失性的RAM陣列的數據的寫入以及讀出的控制信號是高電平的情況下，能夠實施針對所述非易失性的RAM陣列的數據的讀出以及寫入。另外，所述存儲器IC在所述控制信號是低電平的情況下，針對所述非易失性的RAM陣列的數據的讀出以及寫入被禁止。所述微型控制器在通過所述電源部切斷所述存儲器IC的電源時，使所述控制信號成為低電平。
[0012]如果簡單說明通過在本申請中公開的實施方式中的代表性的部分得到的效果，則如下所述。
[0013]S卩，根據本數據處理裝置，能夠容易地進行構成數據處理裝置的設備的電源切斷，并且提高就緒時的電力削減效果。

【專利附圖】

【附圖說明】
[0014]圖1是例示實施方式I的數據處理裝置的結構的圖。
[0015]圖2是例示MCU3的存儲器接口電路32以及外部存儲器I的內部結構的圖。
[0016]圖3是外部存儲器I的數據讀出時的時序圖。
[0017]圖4是外部存儲器I的數據寫入時的時序圖。
[0018]圖5是基于電源部2和MCU3的串行通信的時序圖。
[0019]圖6是MCU3和無線IC5的串行通信的時序圖。
[0020]圖7是例示實施方式2的MCU6的內部結構的圖。
[0021]圖8是例示存儲器接口電路62的具體的內部結構的圖。
[0022]【符號說明】
[0023]100:數據處理裝置；VPW_EX:外部電源電壓；1:外部存儲器；2:電源部；20_1?20_2:調節器電路；21:電源控制部；22:通信控制部；VIN_1?VIN_n:電源電壓；V0N1?VONn:電源控制信號；3 =MCU ；30:運算處理部；31:A/D變換部；32:存儲器接口電路；33、34,51:通信控制部；4:傳感器部；5:無線IC ;INT1、INT2:中斷信號；11:內部調節器電路；10:存儲器接口電路；12:存儲器控制電路；13:RAM陣列；120:控制電路；121:地址解碼器；122:寫放大器；123:讀放大器；BR1?BR7:緩沖器電路；EDP1?EDP6、EDNl?EDN6:ESD保護二極管；P1?P6:外部存儲器I的外部端子；VDD:電源端子以及電源線路；GND:接地端子；CE、CEB:芯片使能信號；OE、OEB:輸出使能信號；WE、WEB:寫使能信號；BE、BEB:字節使能信號；ADR、adr:地址信號；DQ、dq:數據信號；Β0Ν:緩沖器使能信號；PM1?PM6:MCU3的外部端子；320:控制電路；BM1?BM9:緩沖器電路；6 =MCU ；62:存儲器接口電路；BMXl?BMX5:緩沖器電路；SETRG:寄存器設定值；620:邏輯電路；621?624 =EXOR電路；625:0R電路；626:寄存器。

【具體實施方式】
[0024]1.實施方式的概要
[0025]首先，概要地說明在本申請中公開的代表性的實施方式。在關于代表性的實施方式的概要說明中附加括號而參照的附圖中的參照符號僅為附加了其的構成要素的概念。〔I〕(具備在高電平有效的存儲器IC的就緒時使與存儲器存取有關的控制信號成為低電平的微型控制器的數據處理裝置)
[0026]本申請的代表性的實施方式的數據處理裝置(100)具有微型控制器(3)、和包括能夠實現數據的寫入或者讀出的非易失性的RAM陣列(13)且能夠通過所述微型控制器存取的存儲器IC(I)。所述數據處理裝置還具有能夠個別地控制針對所述微型控制器和所述存儲器IC的電源供給的電源部(2)。所述存儲器IC在用于控制針對所述非易失性的RAM陣列的數據的寫入以及讀出的控制信號(WE、0E、BE、CE)是高電平的情況下，能夠實施針對所述非易失性的RAM陣列的數據的讀出以及寫入。另外，所述存儲器IC在所述控制信號是低電平的情況下，針對所述非易失性的RAM陣列的數據的讀出以及寫入被禁止。所述微型控制器在通過所述電源部而所述存儲器IC遷移到就緒狀態時，使所述控制信號成為低電平。
[0027]由此，在切斷電源供給而使存儲器IC遷移到就緒狀態時，用于控制數據的寫入或者讀出的控制信號成為低電平，所以能夠防止從接受該控制信號的存儲器IC的外部端子經由ESD保護用的二極管向存儲器IC的內部電源線路供給電荷。由此，能夠進一步降低切斷了存儲器IC的電源時的數據處理裝置的消耗電流。另外，所述存儲器IC并非低電平有效控制而是高電平有效控制，所以無需在剛要進行存儲器IC的電源切斷之前以不發生針對存儲器元件的存取的方式進行復雜的控制，也無需對存儲器IC側通知表示進行電源切斷的信號。
[0028]〔2〕(在存儲器IC的就緒時使地址信號成為低電平)
[0029]在項I的數據處理裝置中，所述微型控制器在通過所述電源部而所述存儲器IC遷移到就緒狀態時，使對所述存儲器芯片供給的地址信號(ADR)成為低電平。
[0030]由此，能夠防止從接受地址信號的存儲器IC的外部端子經由ESD保護用的二極管對存儲器IC的內部電源線路供給電荷，所以能夠進一步降低切斷了存儲器IC的電源時的數據處理裝置的消耗電流。
[0031]〔3〕(在存儲器IC的就緒時使微型計算機的地址輸出端子成為H1-Z)
[0032]在項I的數據處理裝置中，所述微型控制器包括地址輸出端子(PM5)。所述微型控制器在進行針對所述非易失性的RAM陣列的數據的寫入以及讀出的情況下，經由所述地址輸出端子向所述存儲器IC供給地址信號(ADR)，在通過所述電源部而所述存儲器芯片遷移到就緒狀態的情況下，使所述地址輸出端子成為高阻抗狀態(H1-z)。
[0033]由此，與項2同樣地，能夠進一步降低切斷了存儲器IC的電源時的數據處理裝置的消耗電流。
[0034]〔4〕(在微型計算機的就緒時從電源部的通信接口向微型計算機供給低電平的信號)
[0035]在項I至3中的任意一個數據處理裝置中，所述微型控制器和所述電源部分別具有用于使用通信控制信號(CLK、CE_S)和數據信號(DIN、D0UT)與外部進行通信的接口部(22、33、34)。各個所述接口部通過在規定的定時使所述通信控制信號成為高電平，能夠實施所述數據信號的發送接收，通過使所述通信控制信號成為低電平，所述數據信號的發送接收被停止。所述電源部在使所述微型控制器遷移到就緒狀態時，使對所述微型控制器的所述接口部供給的所述通信控制信號成為低電平，并且使對所述微型控制器的接口部供給的數據信號成為低電平。
[0036]由此，在例如微型控制器的電源被切斷了的情況下，能夠防止從微型控制器的通信用的接口(例如外部端子)經由ESD保護用的二極管對微型控制器供給電荷。由此，能夠進一步降低微型控制器的電源被切斷時的數據處理裝置的消耗電流。
[0037]〔5〕(在設備的就緒時從微型計算機的通信接口向設備供給低電平的信號)
[0038]項4的數據處理裝置還具有包括所述接口部，經由所述接口部能夠與所述微型控制器進行通信的設備(5)。所述電源部能夠實施針對所述設備的電源供給。所述微型控制器在所述設備遷移到就緒狀態時，使對所述設備的所述接口部供給的所述通信控制信號成為低電平，并且使對所述設備的接口部供給的所述數據信號成為低電平。
[0039]由此，在例如設備的電源被切斷的情況下，能夠防止從構成設備的接口部的外部端子經由ESD保護用的二極管對設備供給電荷。由此，能夠進一步降低設備的電源被切斷時的數據處理裝置的消耗電流。
[0040]〔6〕(存儲器IC的控制信號的詳細)
[0041]在項I至5中的任意一個數據處理裝置中，所述控制信號包括指示針對所述非易失性的RAM陣列的數據的寫入的可否的寫使能信號(WE)、和指示針對所述非易失性的RAM陣列的數據的讀出的可否的輸出使能信號(OE)。所述控制信號還包括表示字節存取的可否的字節使能信號(BE)、和表示是否選擇了所述存儲器IC的芯片使能信號(CE)。
[0042]〔7〕(具有能夠實施高電平有效控制的存儲器I/F的微型計算機)
[0043]本申請的代表性的實施方式的微型控制器(3、6)具有用于輸出多個控制信號(CE、WE、0E、BE)的多個控制端子(PMl?PM4)，所述多個控制信號(CE、WE、0E、BE)用于控制針對外部存儲器(I)的數據的寫入以及讀出。所述微型控制器具有用于輸入或者輸出數據(DQ)的數據端子(PM6)、和用于輸出指示所述外部存儲器的地址的地址信號(ADR)的地址端子(PM5)。所述微型控制器還具有用于經由所述控制端子、所述數據端子、以及所述地址端子向所述外部存儲器存取的存儲器接口電路(32、62)。所述存儲器接口電路在執行針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出高電平的所述控制信號，在停止針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出低電平的所述控制信號。所述存儲器接口電路在所述外部存儲器遷移到就緒狀態時，輸出低電平的所述控制信號。
[0044]由此，能夠進行針對高電平有效的外部存儲器的數據的寫入以及讀出。另外，在例如外部存儲器的電源被切斷了時，能夠防止從接收控制信號的外部存儲器的外部端子經由ESD保護二極管向外部存儲器供給電荷。
[0045]〔8〕(在存儲器IC的就緒時使地址信號成為低電平的微型計算機)
[0046]在項7的微型控制器中，所述存儲器接口電路在所述外部存儲器的電源被切斷時，從所述地址端子輸出低電平的所述地址信號。
[0047]由此，在外部存儲器的電源被切斷了時，能夠防止從接收地址信號的外部存儲器的外部端子經由ESD保護二極管向外部存儲器供給電荷。
[0048]〔9〕(使地址端子成為H1-Z的微型計算機)
[0049]在項8的微型控制器中，所述存儲器接口電路在所述外部存儲器的電源被切斷時，使所述地址端子成為高阻抗狀態。
[0050]由此，與項8同樣地，在外部存儲器的電源被切斷時，能夠防止從接收地址信號的外部存儲器的外部端子向外部存儲器供給電荷。
[0051](10)(具備能夠切換高/低高電平有效的存儲器I/F的微型計算機)
[0052]在項7至9中的任意一個微型控制器￠)中，所述存儲器接口電路包括在執行針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出低電平的所述控制信號，在停止針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出高電平的所述控制信號的控制電路(32)。所述存儲器接口電路還包括具備第I寄存器(626)的邏輯電路￠20)。所述邏輯電路在對所述第I寄存器設定有第I值(“I”)的情況下，對所述控制端子供給與從所述控制電路輸出的所述控制信號相反的邏輯電平的信號，在對所述第I寄存器設定有與所述第I值不同的第2值(“O”)的情況下，將與從所述控制電路輸出的所述控制信號相同的邏輯電平的信號供給到所述控制端子。所述存儲器接口電路在所述外部存儲器的電源被切斷時，輸出高電平的所述控制信號。
[0053]由此，無需個別地設置高電平有效控制用的存儲器接口和低電平有效控制用的存儲器接口，能夠對應于高電平有效或者低電平有效的外部存儲器這雙方。
[0054]〔11〕(具備高電平有效的存儲器元件的半導體裝置)
[0055]本申請的代表性的實施方式的半導體裝置(I)具有能夠實現數據的寫入或者讀出的非易失性的RAM陣列(13)、和用于輸入控制針對所述RAM陣列的數據的寫入以及讀出的多個控制信號(CE、BE、WE、0E)的多個控制端子(Pl?P4)。本半導體裝置還具有用于輸入用于對所述RAM陣列寫入的數據(DQ)、并且輸出從所述RAM陣列讀出了的數據的數據端子(P6)、和用于輸入指示所述RAM陣列的地址的地址信號(ADR)的地址端子(P5)。本半導體裝置還具有針對用輸入到所述地址端子的所述地址信號指定了的所述RAM陣列中的存儲器元件，進行與輸入到所述控制端子的所述控制信號對應的存儲器存取的控制部(10)。所述控制部如果對所述控制端子輸入了高電平的所述控制信號，則進行所述存儲器存取，如果對所述控制端子輸入了低電平的所述控制信號，則停止所述存儲器存取。
[0056]由此，能夠提供具備非易失性的RAM陣列的高電平有效的半導體裝置(存儲器IC)。另外，該半導體裝置構成高電平有效的存儲器1C，所以在該半導體裝置的電源被切斷了時輸入低電平的控制信號，所以不會從接收該控制信號的控制端子經由ESD保護二極管向該半導體裝置的內部電源線路供給電荷。
[0057](12)(使控制信號反轉的緩沖器電路和低電平有效控制的存儲器控制電路)
[0058]在項11的半導體裝置中，所述控制部包括:邏輯電路(BRl?BR4)，生成使輸入到所述控制端子的控制信號的邏輯電平反轉的信號；以及存儲器控制電路(12)，在由所述邏輯電路生成的信號是低電平的情況下，進行所述存儲器存取，在由所述邏輯電路生成的信號是高電平的情況下，停止所述存儲器存取。
[0059]由此，無需大幅變更既存的低電平有效的存儲器IC的電路結構，而能夠實現高電平有效的存儲器1C。
[0060](13)(存儲器IC的控制信號的詳細)
[0061]在項11或者12的半導體裝置中，所述控制端子包括用于輸入指示針對所述非易失性的RAM陣列的數據的寫入的可否的信號(WE)的寫使能端子(P1)、和用于輸入指示針對所述非易失性的RAM陣列的數據的讀出的可否的信號(OE)的輸出使能端子(P2)。所述控制端子還包括用于輸入指示字節存取的可否的信號(BE)的字節使能端子(P3)、和用于輸入指示該半導體裝置的選擇的可否的信號(CE)的芯片使能端子(P4)。
[0062]2.實施方式的詳細
[0063]進一步詳述實施方式。另外，在用于說明實施方式的全部圖中，對具有同一功能的要素附加同一符號，省略其重復的說明。
[0064]《實施方式I》
[0065]圖1是例示實施方式I的數據處理裝置的結構的圖。
[0066]該圖所示的數據處理裝置100例如構成一個傳感器系統，通過根據由單個或者多個傳感器檢測出的信息進行各種運算，進行各種數據的生成、各種機器的控制。數據處理裝置100是能夠根據例如利用電池或者能量收集技術的電力供給動作的傳感器系統，構成系統的設備(傳感器、微型控制器、無線IC等)配置于各種場所，所以要求盡可能省電力下的動作，降低電池更換等維護成本。
[0067]具體而言，數據處理裝置100構成為包括外部存儲器(NVRAM_IC) 1、電源部(PW_UNT)2、微型控制器(MCU)3、傳感器部(SNSR)4、無線IC(RFIC) 5、以及其他未圖示的周邊電路。另外，在圖1中，例示了 I個傳感器部，但數據處理裝置100具備的傳感器部的個數沒有特別限制。
[0068]傳感器部4將例如從外部輸入的信息變換為電信號(模擬信號)并放大而輸出。沒有特別限制，傳感器部4是溫度傳感器、濕度傳感器等。
[0069]MCU3能夠進行數據處理裝置100的總體的控制，并且根據從傳感器部4供給的檢測信號進行各種運算處理，并將其運算處理結果作為各種信息數據以及用于控制機器的控制數據輸出到外部。MCU3是例如通過公知的CMOS集成電路的制造技術在I個單晶硅那樣的半導體基板中形成了的半導體集成電路。
[0070]具體而言，MCU3構成為包括A/D變換部(ADC) 31、運算處理部(CPU) 30、存儲器接口電路(MRY_IF)32、通信控制部(CM_UNT)33、34、以及未圖示的內部總線、各種接口電路。
[0071]A/D變換部31將傳感器部4的檢測信號(模擬信號)變換為數字數據。運算處理部30根據由A/D變換部31變換了的數字數據，進行各種運算處理。具體而言，運算處理部30依照從MCU內部的ROM(未圖示)載入到外部存儲器I的程序，進行運算處理，根據需要將運算結果儲存到外部存儲器I。存儲器接口電路32是用于控制從運算處理部30、DMAC(未圖示)等針對外部存儲器I的存儲器存取的接口電路，作為外部擴展總線發揮功能，詳細后述。通信控制部33、34是用于與外部設備進行通信的接口電路。沒有特別限制，通信控制部33、34依照SPI (Serial Peripheral Interface)等通信協議生成數據列，進行串行通信。例如，通信控制部33控制與電源部2之間的串行通信，通信控制部34控制與無線IC5之間的串行通信。
[0072]例如，MCU3根據從傳感器部4接受的檢測結果進行運算處理，將其運算處理結果作為溫度數據或者濕度數據儲存到外部存儲器1，并且經由無線IC5發送到外部的服務器等王機系統。
[0073]無線IC5將通過串行通信從MCU3供給了的各種數據經由未圖示的天線以無線方式發送，并且將經由該天線接收了的數據通過串行通信供給到MCU3。無線IC5包括例如通信控制部51。通信控制部51與MCU3的通信控制部33、34同樣地，依照SPI等通信協議生成數據列，在與MCU3之間實現串行通信。
[0074]外部存儲器I是包括由能夠實現數據的寫入或者讀出的多個存儲器元件構成的RAM陣列，能夠通過MCU3存取的半導體集成電路(存儲器IC)。所述存儲器元件是非易失性的 RAM,例如，是 MRAM(Magnetoresistive Random Access Mmemory) > FRAM(FerroelectricRandom Access Memory)、以及 ReRAM(Resistance Random Access Memory)等。關于外部存儲器I的具體的結構后述。
[0075]電源部2個別地控制針對各個設備的電源供給。例如，電源部2由通過公知的CMOS集成電路的制造技術在I個單晶娃那樣的半導體基板上形成了多個LD0(Low Drop Out)、開關調節器控制器等的電源1C、和對該電源IC外裝地連接了的電容器、電感器等多個電子部件實現。
[0076]具體而言，電源部2構成為包括根據通過電池或者能量收集技術供給了的外部電壓VPW_EX生成期望的電壓的多個調節器電路(LD0)20_1?20_n(n是2以上的整數)、電源控制部(PW_CNT)21、以及通信控制部(CM_UNT)22。
[0077]調節器電路20_1?20_11是0)0、開關調節器等電源電路。在本實施方式中，說明為調節器電路20_1?20_n是LD0。調節器電路20_1?20_n是與各個設備(MCU3、外部存儲器I等)對應地設置的，控制針對對應的設備的電源的供給以及切斷。
[0078]通信控制部22是用于與外部設備進行通信的接口電路。通信控制部22與MCU3的通信控制部33、34同樣地，依照SPI等通信協議生成數據列，在與MCU3之間進行串行通?目。
[0079]電源控制部21進行電源部2的總體的控制。例如，電源控制部21通過根據經由通信控制部22接收了的來自MCU3的指示，控制各個調節器電路20_1?20_η，控制針對各設備的電源的供給以及切斷。例如，在從MCU3要求了針對外部存儲器I的電源的切斷的情況下，通過電源控制信號V0N3控制調節器電路20_3，停止向外部存儲器I供給電源電壓VIN_3。另外，在例如從MCU3要求了針對傳感器部4的電源電壓變更的情況下，通過電源控制信號VONl控制調節器電路20_1，變更對傳感器部4供給的電源電壓VIN_1的電壓值。進而，在切斷例如MCU3的電源的情況下，MCU3經由通信控制部22對電源部2的內置定時器(未圖示)設定起動時間，之后，電源控制部21通過電源控制信號V0N2控制調節器電路20_2，從而停止向MCU3的電源供給。
[0080]在MCU3、外部存儲器1、傳感器部4、以及無線IC5等各設備中，作為動作模式，具有通常動作模式、和至少I個就緒模式。例如，外部存儲器I具有被供給電源的非就緒模式(通常動作模式)NML_M0DE、和電源的供給被切斷的就緒模式STB_M0DE這2個動作模式。傳感器部4以及無線IC5也是同樣的。另外，MCU3具有非就緒模式(通常動作模式)和多個就緒模式。例如，MCU3具有使MCU3的時鐘頻率比通常動作模式低的就緒模式、使MCU3的時鐘頻率和電源電壓比通常動作模式低的就緒模式、切斷MCU3的電源供給的就緒模式等。MCU3根據各設備的動作狀態，決定使各個設備以哪一個動作模式動作。
[0081]接下來，詳細說明外部存儲器I的內部結構。
[0082]圖2是例示MCU3的存儲器接口電路32的內部結構、和外部存儲器I的內部結構的圖。
[0083]如該圖所示，外部存儲器I構成為包括由非易失性的多個存儲器元件構成了的RAM陣列(NVRAM_ARRY) 13、存儲器接口電路10、內部調節器電路(VREG) 11、多個外部端子、以及與各個外部端子所連接的ESD保護二極管。在該圖中，作為多個外部端子，代表性地例示了從電源部2的調節器電路20_3接受電源電壓VIN_3的供給的電源端子VDD、與接地節點連接的接地端子GND、以及外部端子Pl?P6。另外，在該圖中，作為與上述多個外部端子連接的ESD保護用二極管，代表性地例示了與外部端子Pl?P6連接的ESD保護用二極管EDPl?EDP6以及EDNl?EDN6。另外，參照符號VDD不僅是電源端子，而且還表示與該電源端子連接的電源線路。
[0084]外部存儲器I經由外部端子Pl?P6，接受用于存儲器存取的信號。用于所述存儲器存取的信號包括例如用于控制數據的寫入以及讀出的控制信號、指示RAM陣列13的地址的地址信號ADR、以及表示針對RAM陣列13的寫入數據或者讀出數據的數據信號DQ。所述控制信號包括例如指示針對RAM陣列13的數據的寫入的可否的寫使能信號WE、指示針對RAM陣列13的數據的讀出的可否的輸出使能信號0E、表示字節存取的可否的字節使能信號BE、表示是否選擇了外部存儲器I的芯片使能信號CE。
[0085]外部端子P1、P2、P3、以及P4分別輸入寫使能信號WE、輸出使能信號0E、字節使能信號BE、以及芯片使能信號CE。外部端子Pl在與電源端子VDD以及接地端子GND之間，連接ESD保護用二極管EDP1、EDN1。例如，ESD保護二極管EDPl的陽極側與外部端子Pl連接，陰極側與電源端子VDD連接。另外，ESD保護二極管EDNl的陰極側與外部端子P2連接，陽極側與接地端子GND連接。同樣地，外部端子P2?P4在與電源端子VDD以及接地端子GND之間，分別連接ESD保護用二極管EDP2?EDP4和EDN2?EDN4。
[0086]外部端子P5輸入地址信號ADR。對外部端子P5，與外部端子Pl同樣地，連接ESD保護用二極管EDP5、EDN5。另外，在圖2中，圖示了一個外部端子P5，但外部端子P5設置了多個，其個數根據存儲器的地址總線的寬度決定。
[0087]外部端子P6輸入數據信號DQ。對外部端子P6，與外部端子Pl同樣地，連接ESD保護用二極管EDP6、EDN6。另外，在圖2中，圖示了一個外部端子P6，但外部端子P6設置了多個，其個數根據存儲器的數據寬度決定。
[0088]內部調節器電路11根據對電源端子VDD供給了的電源電壓VIN_3，生成內部電源電壓。將生成了的內部電源電壓作為RAM陣列13以及存儲器接口電路10的動作電源供給。
[0089]存儲器接口電路10根據對外部端子Pl?P4供給了的各控制信號、和對外部端子P5供給了的地址信號ADR，進行針對RAM陣列13的數據的寫入或者數據的讀出。
[0090]具體而言，存儲器接口電路10實現根據芯片使能信號CE等控制信號成為高(High)電平，進行針對RAM陣列13的數據的讀出以及寫入，根據所述控制信號成為低(Low)電平，禁止針對RAM陣列13的數據的讀出以及寫入的、所謂高電平有效的存儲器存取。例如，存儲器接口電路10根據芯片使能信號CE以及輸出使能信號OE成為高電平，從RAM陣列13中的用地址信號ADR指定了的地址的存儲器元件讀出數據，輸出到外部端子P6。另外，存儲器接口電路10根據芯片使能信號CE以及寫使能信號WE成為高電平，將輸入到外部端子P6的數據信號DQ寫入到RAM陣列13中的用地址信號ADR指定了的地址的存儲器元件。進而，在數據的寫入以及讀出時，字節使能信號BE成為高電平，所以存儲器接口電路10執行字節單位下的存儲器存取。
[0091]具體而言，存儲器接口電路10構成為包括存儲器控制電路12、和多個緩沖器電路BRl ?BR7。
[0092]緩沖器電路BRl?BR7中的、輸入寫使能信號WE、輸出使能信號0E、字節使能信號BE、以及芯片使能信號CE的緩沖器電路BRl?BR4使輸入了的信號的邏輯電平反轉而輸出。另一方面，輸入地址信號ADR以及數據信號DQ的緩沖器電路BR5?BR7生成并輸出輸入了的信號的同一邏輯電平的信號。
[0093]存儲器控制電路12與例如SRAM接口同樣地，實現通過輸入了的控制信號成為低電平，進行針對RAM陣列13的數據的讀出或者寫入，通過所述控制信號成為高電平，禁止針對RAM陣列13的數據的讀出以及寫入的、所謂低電平有效的存儲器存取。具體而言，存儲器控制電路12構成為包括控制電路(CNT) 120、地址解碼器(ADR_DEC)121、寫放大器(WR_AMP) 122、以及讀放大器(SNS_AMP) 123。地址解碼器121包括行解碼器以及列解碼器，對經由緩沖器電路BR5輸入了的地址信號ADR進行解碼，指定數據的寫入或者讀出對象的存儲器元件。寫放大器122對從緩沖器電路BR6供給了的寫入對象的數據信號進行放大而提供給存儲器元件。讀放大器123對從存儲器元件讀出了的數據信號進行放大而供給到緩沖器電路BR7。控制電路120根據緩沖器電路BRl?BR4的輸出信號成為低電平，進行針對RAM陣列13的數據的寫入以及讀出，根據緩沖器電路BRl?BR4的輸出信號成為高電平，停止針對RAM陣列13的數據的寫入以及讀出。
[0094]如以上那樣，通過使存儲器接口電路10成為向實現低電平有效的存儲器存取的存儲器控制電路12輸入芯片使能信號CE等的反轉信號的結構，無需大幅變更以往的低電平有效的SRAM接口電路的結構，而能夠實現高電平有效的存儲器1C。
[0095]接下來，說明MCU3中的存儲器接口電路32。
[0096]存儲器接口電路32根據來自運算處理部30、DMAC等的存儲器存取要求，經由MCU3的外部端子PMl?PM6進行針對外部存儲器I的數據的寫入或者讀出。
[0097]MCU3的外部端子PMl?PM6與對應的外部存儲器I的外部端子Pl?P6分別連接。存儲器接口電路32將寫使能信號WE輸出到外部端子PM1，將輸出使能信號OE輸出到外部端子PM2，將字節使能信號BE輸出到外部端子PM3，將芯片使能信號CE輸出到外部端子PM4。另外，存儲器接口電路32將地址信號ADR輸出到外部端子PM5，在向外部存儲器I寫入數據時，向外部端子PM6輸出寫入對象的數據信號，在從外部存儲器I讀出數據時，從外部端子PM6輸入數據信號。
[0098]存儲器接口電路32作為實現用于進行針對高電平有效的存儲器IC的數據的寫入以及讀出的高電平有效控制的接口發揮功能。具體而言，在進行針對RAM陣列13的數據的讀出以及寫入的情況下，存儲器接口電路32使芯片使能信號CE等控制信號成為高電平并且輸出指定了地址的地址信號ADR，進行寫入對象的數據信號DQ的輸出或者讀出了的數據信號DQ的輸入。另一方面，在停止針對RAM陣列13的數據的讀出以及寫入的情況下，存儲器接口電路32使芯片使能信號CE等控制信號成為低電平，并且使用于輸入輸出數據信號DQ的外部端子PM6成為高阻抗(H1-z)狀態，使地址信號ADR成為低電平或者使外部端子PM5成為高阻抗狀態。
[0099]具體而言，存儲器接口電路32構成為包括控制電路320、和多個緩沖器電路BMl?BM9。
[0100]控制電路320輸出指示RAM陣列13的地址的地址信號adr、表示RAM陣列13的寫入數據或者讀出數據的數據信號dq、以及用于控制數據的寫入以及讀出各種控制信號。該控制信號包括指示數據的寫入的可否的寫使能信號WEB、指示數據的讀出的可否的輸出使能信號0ΕΒ、表示字節存取的可否的字節使能信號BEB、表示外部存儲器I的選擇的有無的芯片使能信號CEB、以及控制數據信號的輸入輸出的可否的緩沖器使能信號Β0Ν。
[0101]控制電路320在指示針對RAM陣列13的數據的寫入的情況下使寫使能信號WEB成為低電平，在停止針對RAM陣列13的數據的寫入的情況下使寫使能信號WEB成為高電平。另外，控制電路320在指示針對RAM陣列13的數據的讀出的情況下使輸出使能信號OEB成為低電平，在停止針對RAM陣列13的數據的讀出的情況下使輸出使能信號OEB成為高電平。另外，在針對RAM陣列13的數據的寫入以及讀出時指示字節單位下的存儲器存取的情況下，控制電路320使字節使能信號BEB成為低電平。另一方面，在不指示字節單位下的存儲器存取的情況下，控制電路320使字節使能信號BEB成為高電平。進而，控制電路320在進行向外部存儲器I的存儲器存取時，使芯片使能信號CEB成為低電平，在不進行向外部存儲器I的存儲器存取時，使芯片使能信號CEB成為高電平。這樣，控制電路320作為實現用于進行針對低電平有效的存儲器IC的數據的寫入以及讀出的低電平有效控制的接口發揮功能。
[0102]緩沖器電路BMl使寫使能信號WEB的邏輯電平反轉，作為寫使能信號WE輸出到外部端子PM1。緩沖器電路BM2使輸出使能信號OEB的邏輯電平反轉，作為輸出使能信號OE輸出到外部端子PM2。緩沖器電路BM3使字節使能信號BEB的邏輯電平反轉，作為字節使能信號BE輸出到外部端子PM3。緩沖器電路BM4使芯片使能信號CEB的邏輯電平反轉，作為芯片使能信號CE輸出到外部端子PM4。緩沖器電路BM8輸入芯片使能信號CEB，使邏輯電平反轉而提供給緩沖器電路BM5。緩沖器電路BM5根據芯片使能信號CEB，控制地址信號ADR的輸出的可否。具體而言，在芯片使能信號CEB是低電平的情況(緩沖器電路BM8的輸出信號是高電平的情況)下，緩沖器電路BM5將輸入了的地址信號adr作為地址信號ADR輸出到外部端子PM5。另一方面，在芯片使能信號CEB是高電平的情況(緩沖器電路BM8的輸出信號是低電平的情況)下，緩沖器電路BM5停止地址信號ADR的輸出。在該情況下，緩沖器電路BM5例如使與外部端子PM5連接的輸出節點成為高阻抗狀態、或者輸出低電平的地址信號ADR。
[0103]緩沖器電路BM9將與緩沖器使能信號BON相同的邏輯電平的信號分別提供給緩沖器電路BM6、7。緩沖器電路BM6根據經由緩沖器電路BM9供給了的緩沖器使能信號Β0Ν，控制數據信號dq的輸出的可否。具體而言，在緩沖器使能信號BON是高電平的情況下，緩沖器電路BM6將數據信號dq作為數據信號DQ不使邏輯電平反轉而輸出到外部端子PM6。另一方面，在緩沖器使能信號BON是低電平的情況下，緩沖器電路BM6停止數據信號DQ的輸出。在該情況下，緩沖器電路BM6例如使與外部端子PM6連接的輸出節點成為高阻抗狀態。
[0104]緩沖器電路BM7根據從緩沖器電路BM9供給了的緩沖器使能信號Β0Ν，控制對外部端子PM6輸入了的數據信號DQ的輸入的可否。具體而言，在緩沖器使能信號BON是高電平的情況下，緩沖器電路BM7輸入數據信號DQ，不使邏輯電平反轉而輸出到控制電路320。另一方面，在緩沖器使能信號BON是低電平的情況下，緩沖器電路BM7停止數據信號DQ的輸入。在該情況下，緩沖器電路BM7例如使與外部端子PM6連接的輸入節點成為高阻抗狀態。
[0105]如以上那樣，通過使存儲器接口電路32成為使由低電平有效控制的控制電路320產生的控制信號通過緩沖器電路BMl?BM4反轉而生成芯片使能信號CE等的結構，無需大幅變更以往的SRAM接口電路的結構，能夠實現高電平有效的存儲器IC用的接口。
[0106]接下來，使用圖3、4，說明針對外部存儲器I的數據的讀出以及寫入時的數據處理裝置100的動作定時。
[0107]圖3是外部存儲器I的數據讀出時的時序圖。
[0108]在該圖中，在時刻t0的初始狀態下，以外部存儲器I是就緒狀態的情況為一個例子而示出。在外部存儲器I成為就緒模式STB_M0DE時，對電源部2的調節器電路20_3供給的電源控制信號V0N3成為低電平，停止向外部存儲器I供給電源電壓VIN_3。此時，MCU3中的存儲器接口電路32使芯片使能信號CE、輸出使能信號0E、以及字節使能信號BE成為低電平，并且使地址信號ADR成為低電平或者使外部端子PM5成為高阻抗狀態(H1-z)，使用于輸出數據信號DQ的外部端子PM6成為高阻抗狀態。由此，能夠防止在電源供給被切斷了的外部存儲器I中，從外部端子Pl?P6經由ESD保護用的二極管EDPl?EDP6向外部存儲器I的電源線路VDD供給電荷。
[0109]如果在時刻tl，電源控制信號V0N3成為高電平，向外部存儲器I開始供給電源電壓VIN_3，則外部存儲器I遷移到通常動作模式NML_M0DE。之后，如果經過規定時間Τ0Ν，外部存儲器I的內部電路能夠動作，則存儲器接口電路32執行針對外部存儲器I的數據的讀出。首先，存儲器接口電路32使芯片使能信號CE成為高電平并且輸出地址信號ADR。在之后的時刻t2，存儲器接口電路32使輸出使能信號OE以及字節使能信號BE成為高電平。由此，在之后的時刻t3從外部存儲器I讀出了的數據信號DQ被輸入到存儲器接口電路32，數據的讀出完成。之后，存儲器接口電路32使芯片使能信號CE、輸出使能信號0E、以及字節使能信號BE成為低電平，并且使地址信號ADR成為低電平或者使外部端子PM5成為高阻抗狀態(H1-z)，使用于輸出數據信號DQ的外部端子PM6成為高阻抗狀態。然后，在從芯片使能信號CE等成為低電平起經過規定時間T0FF，與數據的讀出有關的一連串的處理完成了的時刻t4，MCU3對電源部2指示外部存儲器I的向就緒模式STB_M0DE的轉移。電源部2通過根據該指示使電源控制信號V0N3成為低電平，停止向外部存儲器I供給電源電壓VIN_3。由此，外部存儲器I再次成為就緒狀態。
[0110]圖4是外部存儲器I的數據寫入時的時序圖。
[0111]在圖4中，以在時刻to的初始狀態下，外部存儲器I是就緒狀態的情況為一個例子而示出。在外部存儲器I成為就緒模式STB_M0DE時，存儲器接口電路32使芯片使能信號CE、輸出使能信號0E、以及字節使能信號BE成為低電平，并且使地址信號ADR成為低電平或者使外部端子PM5成為高阻抗狀態(H1-z)，使外部端子PM6成為高阻抗狀態。由此，在電源供給被切斷了的外部存儲器I中，能夠防止經由外部端子Pl?P6向外部存儲器I的電源線路VDD供給電荷。
[0112]如果在時刻tl，電源控制信號VON成為高電平，開始向外部存儲器I供給電源電壓VIN_3，則外部存儲器I遷移到通常動作模式NML_M0DE。之后，如果經過規定時間Τ0Ν，外部存儲器I的內部電路成為能夠動作的狀態，則存儲器接口電路32執行針對外部存儲器I的數據的寫入。首先，存儲器接口電路32使芯片使能信號CE成為高電平，并且輸出地址信號ADR，使寫使能信號WE成為高電平。之后，在時刻t2使字節使能信號BE成為高電平。然后，在時刻t3，存儲器接口電路32將寫入對象的數據列作為數據信號DQ輸出到外部端子PM6。由此，實現針對外部存儲器I的數據的寫入。如果數據的寫入完成，則存儲器接口電路32再次使芯片使能信號CE、輸出使能信號0E、以及字節使能信號BE成為低電平，并且使地址信號ADR成為低電平或者使外部端子PM5成為高阻抗狀態(H1-z)，使外部端子PM6成為高阻抗狀態。然后，在從芯片使能信號CE等控制信號成為低電平起經過規定時間T0FF，與數據的寫入有關的一連串的處理完成了的時刻t4，MCU3對電源部2指示使外部存儲器I轉移到就緒模式STB_M0DE。通過電源部2根據指示使電源控制信號VON成為低電平，停止向外部存儲器I供給電源電壓VIN_3。由此，外部存儲器I再次返回到就緒狀態。
[0113]如以上那樣，通過在外部存儲器I中采用高電平有效的控制系統，在外部存儲器I處于電源被切斷了的就緒狀態時，從MCU3對外部存儲器I供給的各種信號成為低電平或者高阻抗狀態，所以能夠防止經由與MCU3連接的外部端子Pl?P6向外部存儲器I的電源線路VDD流入電流。由此，能夠降低使外部存儲器I成為就緒狀態時的數據處理裝置整體的功耗。特別，通過采用本實施方式的外部存儲器I，相比于采用具有與以往的SRAM接口兼容的接口規格的非易失性RAM的情況，能夠進一步提高系統整體的省電力效果。另外，外部存儲器I并非低電平有效控制而是高電平有效控制，所以無需在剛要進行外部存儲器I的電源切斷之前以不發生針對RAM陣列13的存取的方式進行復雜的控制。另外，無需將上述專利文獻I那樣的表示進行電源切斷的電源接通控制信號等通知給外部存儲器I側，也無需將用于輸入該信號的外部端子設置于外部存儲器I偵U。
[0114]接下來，說明外部存儲器I以外的設備(無線IC5、電源部2)與MCU3之間的通信。
[0115]如上所述，MCU3和電源部2以及無線IC5能夠實施數據的發送接收。
[0116]具體而言，MCU3與電源部2之間的通信通過經由各個通信控制部33、22的利用串行通信的數據的發送接收、和從電源部2向MCU3的中斷要求實現。
[0117]在MCU3與電源部2之間的串行通信的規格是SPI的情況下，各個通信控制部33、22具有輸入輸出作為控制信號的時鐘信號CLK以及芯片使能信號CE_S的接口、用于輸出發送數據DOUT的輸出接口、以及用于輸入接收數據DIN的輸入接口這合計4個接口。另外，此處所稱的接口是指，包括用于信號的輸入輸出的外部端子、控制針對該外部端子的數據的輸入輸出的緩沖器等周邊電路。同樣地，MCU3與無線IC5之間的通信通過經由通信控制部34、51的利用串行通信的數據的發送接收、和從無線IC5向MCU3的中斷要求而實現，通信控制部34、51與通信控制部33、22同樣地，分別具備上述4個接口。
[0118]關于使用了上述接口的MCU3與電源部2以及無線IC5之間的串行通信，與針對外部存儲器I的存儲器存取同樣地，成為高電平有效控制。以下，使用圖5、6對其進行詳細說明。
[0119]圖5是基于電源部2和MCU3的串行通信的時序圖。
[0120]在該圖中，以在時刻t0的初始狀態下，處于MCU3被電源切斷了的就緒狀態的情況為一個例子而示出。在時刻t0，對電源部2的調節器電路20_2供給的電源控制信號V0N2成為低電平，停止向MCU3供給電源電壓VIN_2。此時，電源部2中的通信控制部22使芯片使能信號CE_S、時鐘信號CLK成為低電平，并且使發送數據DOUT以及接收數據DIN成為低電平。由此，與上述外部存儲器I的電源切斷時同樣地，能夠防止在被電源切斷了的MCU3中，從作為串行通信用的接口的通信控制部33 (外部端子)經由ESD保護二極管向MCU3的內部的電源線路供給電荷。另外，此時，能夠從傳感器部4對MCU3輸入信號，但由于來自傳感器部4的輸入是模擬輸入，所以即使被供給電荷，其影響也限定，不會成為大的問題。
[0121]如果在時刻tl，電源控制信號V0N2成為高電平，開始向MCU3供給電源電壓VIN_2,則MCU3遷移到通常動作模式。之后，如果經過規定時間T0N1，MCU3的內部電路能夠動作，則電源部2經由通信控制部22向MCU3輸出中斷信號INT1，通知開始串行通信。在之后的定時t2，通信控制部22使芯片使能信號CE_S成為高電平，并且輸出時鐘信號CLK。然后，電源部2和MCU3通過經由通信控制部22、33的輸出/輸入接口交換發送數據DOUT以及接收數據DIN，進行串行通信。之后，如果數據的發送接收完成，則電源部2中的通信控制22將時鐘信號CLK固定為低電平，并且使發送數據DOUT以及接收數據DIN成為低電平，在時刻t3使芯片使能信號CE_S成為低電平。然后，在從使芯片使能信號CE_S等成為低電平起經過規定時間T0FF1，而與數據的寫入有關的一連串的處理完成了的時刻t4，電源部2通過使電源控制信號V0N2成為低電平，停止向MCU3供給電源電壓VIN_2。由此，MCU3再次遷移到就緒狀態。
[0122]圖6是MCU3和無線IC5的串行通信的時序圖。
[0123]在圖6中，以在時刻t0的初始狀態下，無線IC5處于被電源切斷了的就緒狀態的情況為一個例子而示出。在時刻t0，對電源部2的調節器電路20_n供給的電源控制信號VONn成為低電平，停止向無線IC5供給電源電壓VIN_n。此時，MCU3中的通信控制部34使芯片使能信號CE_S、時鐘信號CLK成為低電平，并且使發送數據DOUT以及接收數據DIN成為低電平。由此，與上述外部存儲器I的電源切斷時同樣地，能夠防止在被電源切斷了的無線IC5中，從作為串行通信用的接口的通信控制部51 (外部端子)經由ESD保護二極管向無線IC5的內部的電源線路供給電荷。
[0124]如果在時刻tl，電源控制信號VONn成為高電平，開始向無線IC5供給電源電壓VIN_n，則無線IC5遷移到通常動作模式。之后，在經過規定時間T0N2，無線IC5的內部電路成為能夠動作的時刻t2，MCU3的通信控制部34使芯片使能信號CE_S成為高電平并且輸出時鐘信號CLK。然后，MCU3和無線IC5通過經由通信控制部34、51的輸出/輸入接口交換發送數據DOUT以及接收數據DIN，進行串行通信。如果數據的發送接收完成，則MCU3中的通信控制部34將時鐘信號CLK固定為低電平，并且使發送數據DOUT以及接收數據DIN成為低電平，在時刻t3使芯片使能信號CE_S成為低電平。無線IC5在與串行通信有關的一連串的處理完成了的時刻t4，對MCU3輸出中斷信號INT2。接收到中斷信號INT2的MCU3對電源部2指示在經過規定時間T0FF2之后，轉移到無線IC5的就緒模式。接收到指示的電源部2通過使電源控制信號VONn成為低電平，停止向無線IC5供給電源電壓VIN_n。由此，無線IC5再次遷移到就緒狀態。
[0125]如以上那樣，通過以高電平有效控制數據處理裝置中的設備之間的串行通信，與對處于電源被切斷了的就緒狀態的設備供給的串行通信有關的各種信號成為低電平，所以能夠防止經由串行通信用的接口(外部端子)向處于就緒狀態的設備的內部電源線路流入電流。由此，能夠降低使具有串行通信用的接口的設備成為就緒狀態時的數據處理裝置整體的功耗。特別，通過采用本實施方式的串行通信用的接口(通信控制部33、34、22、51)，相比于采用以低電平有效控制的串行通信用的接口的情況，能夠進一步提高系統整體的省電力效果。
[0126]以上，根據實施方式I的數據處理裝置，能夠進一步降低構成數據處理裝置的各設備的電源供給被切斷了時的系統整體的功耗。
[0127]《實施方式2》
[0128]實施方式2的數據處理裝置除了實施方式I的數據處理裝置的功能以外，還具備能夠在高電平有效控制和低電平有效控制中切換MCU的存儲器接口的規格的功能。
[0129]關于實施方式2的數據處理裝置，外部存儲器1、電源部2、傳感器部4、以及無線IC5等硬件結構與實施方式I的數據處理裝置100相同，MCU中的存儲器接口電路的結構與數據處理裝置100不同。
[0130]圖7是例示實施方式2的MCU6的內部結構的圖。
[0131]MCU6中的存儲器接口電路62與實施方式I的存儲器接口電路32同樣地，根據來自運算處理部30、DMAC等的存儲器存取要求，經由MCU6的外部端子PMl?PM6進行針對外部存儲器I的數據的寫入或者讀出。例如，存儲器接口電路62將寫使能信號WE輸出到外部端子PM1，將輸出使能信號OE輸出到外部端子PM2，將字節使能信號BE輸出到外部端子PM3，將芯片使能信號CE輸出到外部端子PM4。另外，存儲器接口電路62將地址信號ADR輸出到外部端子PM5，在向外部存儲器I寫入數據時向外部端子PM6輸出寫入對象的數據信號，在從外部存儲器I讀出數據時從外部端子PM6輸入數據信號。
[0132]存儲器接口電路62根據寄存器設定SETRG，切換高電平有效控制和低電平有效控制而向外部存儲器I存取。
[0133]圖8是例示存儲器接口電路62的具體的內部結構的圖。如該圖所示，存儲器接口電路62代替實施方式I的存儲器接口電路32中的緩沖器電路BMl?BM5、BM8,而具備緩沖器電路BMXl?BMX5和邏輯電路620。另外，在圖8中，對與圖2相同的構成要素附加同一符號而省略其詳細的說明。
[0134]緩沖器電路BMXl?BMX4輸出與輸入信號相同的邏輯的信號。
[0135]邏輯電路620構成為包括EXOR電路621?624、0R電路625、以及寄存器626。寄存器626由例如FF(Flip Flop)電路構成，在作為寄存器設定值SETRG設定了 “ I”的情況下輸出高電平的信號，在作為寄存器設定值SETRG設定了“O”的情況下輸出低電平的信號。EXOR電路621輸入寫使能信號WEB和寄存器626的輸出信號來進行異或運算，輸出到緩沖器電路BMXl。例如，在寄存器626的寄存器設定值SETRG是“O”的情況下，輸出與寫使能信號WEB相同的邏輯的信號。另一方面，在寄存器626的寄存器設定值SETRG是“I”的情況下，輸出寫使能信號WEB的相反邏輯的信號。EXOR電路622輸入輸出使能信號OEB和寄存器626的輸出信號來進行異或運算，輸出到緩沖器電路BMX2。EXOR電路623輸入字節使能信號BEB和寄存器626的輸出信號來進行異或運算，輸出到緩沖器電路BMX3。EXOR電路624輸入芯片使能信號CEB和寄存器626的輸出信號來進行異或運算，輸出到緩沖器電路BMX4。EXOR電路622?624與EXOR電路621同樣地，在寄存器設定值SETRG是“O”的情況下，輸出與輸入了的信號OEB、BEB、CEB相同的邏輯的信號，在寄存器設定值SETRG是“I”的情況下，輸出與輸入了的信號OEB、BEB, CEB相反的邏輯的信號。將從EXOR電路621?624輸出了的信號，經由緩沖器電路BMXl?BMX4，作為寫使能信號WE、輸出使能信號OE、字節使能信號BE、以及芯片使能信號CE，從對應的外部端子PMl?PM4輸出。
[0136]OR電路625輸入使寄存器626的輸出信號反轉了的信號、和使芯片使能信號CEB反轉了的信號來進行邏輯與運算，供給到緩沖器電路BMX5。例如，在寄存器設定值SETRG是“O”的情況下，OR電路625不依賴于芯片使能信號CEB而輸出高電平的信號。另一方面，在寄存器設定值SETRG是“I”的情況下，OR電路625輸出與芯片使能信號CEB相反的邏輯的信號。緩沖器電路BMX5根據OR電路625的輸出信號，控制是否將從控制部320供給了的地址信號adr輸出到外部端子PM5。例如，在OR電路625的輸出信號是高電平的情況下，緩沖器電路BMX5將地址信號adr作為地址信號ADR輸出到外部端子PM5。另一方面，在OR電路625的輸出信號是低電平的情況下，緩沖器電路BMX5將低電平的地址信號ADR輸出到外部端子PM5、或者使與外部端子PM5連接的輸出節點成為高阻抗狀態。
[0137]根據以上的結構，既能夠使存儲器接口電路62根據寄存器設定值SETRG作為低電平有效控制的接口發揮功能，也能夠作為高電平有效控制的接口發揮功能。
[0138]以上，根據實施方式2的MCU6，無需個別地設置高電平有效控制用的存儲器接口和低電平有效控制用的存儲器接口，能夠對應于高電平有效和低電平有效的外部存儲器這雙方。
[0139]以上，根據實施方式，具體說明了由本
【發明者】完成了的發明，但本發明不限于此，當然能夠在不脫離其要旨的范圍內實施各種變更。
[0140]例如，例示了在數據處理裝置100中的規定的設備的電源被切斷了的狀態下，使經由該設備的串行通信用的接口輸入輸出的發送數據DOUT以及接收數據DIN成為低電平的結構，但也可以代替低電平，而使用于輸入輸出發送數據DOUT以及接收數據DIN的外部端子成為高阻抗狀態。
[0141]作為對外部存儲器I供給的控制信號，例示了芯片使能信號CE、字節使能信號BE、寫使能信號WE、以及輸出使能信號0E，但只要是用于控制存儲器存取的信號，則不限于上述信號。另外，如果使用于控制存儲器存取的信號成為高電平有效，則與上述同樣地，能夠防止在外部存儲器I的電源切斷時流入電流。
[0142]例示了數據處理裝置100是傳感器系統的情況，但不限于此，還能夠應用于例如電池驅動的便攜終端等其他系統。
[0143]另外，例示了電源部2中的調節器電路20_1?20_n是LDO的情況，但只要是能夠實施應對硬件資源供給的電壓值的變更、針對硬件資源的電源電壓的切斷等控制的結構，貝U不限于LD0，也可以是開關調節器、電荷泵電源等其他電源電路。
[0144]在外部存儲器I中，例示了從內部調節器電路11供給RAM陣列13和存儲器接口電路10的電源電壓的結構，但也可以是將對外部存儲器I的電源端子VDD供給了的電壓VIN_3直接供給到RAM陣列13和存儲器接口電路10的結構。
【權利要求】
1.一種數據處理裝置，其特征在于包括: 微型控制器； 存儲器1C，包括能夠實現數據的寫入或者讀出的非易失性的RAM陣列，能夠通過所述微型控制器存取；以及 電源部，能夠個別地控制針對所述微型控制器和所述存儲器IC的電源供給， 所述存儲器IC在用于控制針對所述非易失性的RAM陣列的數據的寫入以及讀出的控制信號是高電平的情況下，能夠實施針對所述非易失性的RAM陣列的數據的讀出以及寫入，在所述控制信號是低電平的情況下，針對所述非易失性的RAM陣列的數據的讀出以及與入被禁止， 所述微型控制器在通過所述電源部而所述存儲器IC遷移到就緒狀態時，使所述控制信號成為低電平。
2.根據權利要求1所述的數據處理裝置，其特征在于: 所述微型控制器包括地址輸出端子， 所述微型控制器在進行針對所述非易失性的RAM陣列的數據的寫入以及讀出的情況下，經由所述地址輸出端子向所述存儲器IC供給地址信號，在通過所述電源部而所述存儲器IC遷移到就緒狀態的情況下，使所述地址輸出端子成為高阻抗狀態。
3.根據權利要求1所述的數據處理裝置，其特征在于:所述微型控制器在通過所述電源部而所述存儲器IC遷移到就緒狀態時，使對所述存儲器IC供給的地址信號成為低電平。
4.根據權利要求1所述的數據處理裝置，其特征在于: 所述微型控制器和所述電源部分別具有用于使用通信控制信號和數據信號而與外部進行通信的接口部， 各個所述接口部通過在規定的定時使所述通信控制信號成為高電平，能夠實施所述數據信號的發送接收，通過使所述通信控制信號成為低電平，所述數據信號的發送接收被停止， 所述電源部在所述微型控制器遷移到就緒狀態時，使對所述微型控制器的所述接口部供給的所述通信控制信號成為低電平，并且使對所述微型控制器的接口部供給的數據信號成為低電平。
5.根據權利要求4所述的數據處理裝置，其特征在于還包括: 包括所述接口部并能夠經由所述接口部與所述微型控制器進行通信的設備， 所述電源部能夠控制針對所述設備的電源供給， 所述微型控制器在所述設備遷移到就緒狀態時，使對所述設備的所述接口部供給的所述通信控制信號成為低電平，并且使對所述設備的接口部供給的所述數據信號成為低電平。
6.根據權利要求1所述的數據處理裝置，其特征在于: 所述控制信號包括: 寫使能信號，指示針對所述非易失性的RAM陣列的數據的寫入的可否； 輸出使能信號，指示針對所述非易失性的RAM陣列的數據的讀出的可否； 字節使能信號，表示字節存取的可否；以及 芯片使能信號，表示是否選擇了所述存儲器1C。
7.一種微型控制器，其特征在于包括: 多個控制端子，用于輸出多個控制信號，所述多個控制信號用于控制針對外部存儲器的數據的寫入以及讀出； 數據端子，用于輸入或者輸出數據； 地址端子，用于輸出指示所述外部存儲器的地址的地址信號；以及存儲器接口電路，用于經由所述控制端子、所述數據端子以及所述地址端子向所述外部存儲器存取， 所述存儲器接口電路在執行針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出高電平的所述控制信號，在停止針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出低電平的所述控制信號， 所述存儲器接口電路在所述外部存儲器遷移到就緒狀態時，輸出低電平的所述控制信號。
8.根據權利要求7所述的微型控制器，其特征在于:所述存儲器接口電路在所述外部存儲器遷移到就緒狀態時，從所述地址端子輸出低電平的所述地址信號。
9.根據權利要求7所述的微型控制器，其特征在于:所述存儲器接口電路在所述外部存儲器遷移到就緒狀態時，使所述地址端子成為高阻抗狀態。
10.根據權利要求7所述的微型控制器，其特征在于: 所述存儲器接口電路包括: 控制電路，在執行針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出低電平的所述控制信號，在停止針對所述外部存儲器的數據的讀出以及寫入的情況下，輸出高電平的所述控制信號；以及 邏輯電路，具備第I寄存器， 所述邏輯電路在對所述第I寄存器設定有第I值的情況下，對所述控制端子供給與從所述控制電路輸出的所述控制信號相反的邏輯電平的信號，在對所述第I寄存器設定有與所述第I值不同的第2值的情況下，將與從所述控制電路輸出的所述控制信號相同的邏輯電平的信號供給到所述控制端子， 所述存儲器接口電路在所述外部存儲器遷移到就緒狀態時，輸出高電平的所述控制信號。
11.一種半導體裝置，其特征在于包括: 非易失性的RAM陣列，能夠實現數據的寫入或者讀出； 多個控制端子，用于輸入控制針對所述RAM陣列的數據的寫入以及讀出的多個控制信號; 數據端子，用于輸入用于向所述RAM陣列寫入的數據，并且輸出從所述RAM陣列讀出的數據； 地址端子，用于輸入指示所述RAM陣列的地址的地址信號；以及控制部，針對用輸入到所述地址端子的所述地址信號指定了的所述RAM陣列中的存儲器單元，進行與輸入到所述控制端子的所述控制信號對應的存儲器存取， 在所述控制部中，如果對所述控制端子輸入了高電平的所述控制信號，則進行所述存儲器存取，如果對所述控制端子輸入了低電平的所述控制信號，則停止所述存儲器存取。
12.根據權利要求11所述的半導體裝置，其特征在于: 所述控制部包括: 邏輯電路，生成使輸出到所述控制端子的所述控制信號的邏輯電平反轉了的信號；以及 存儲器控制電路，在由所述邏輯電路生成的信號是低電平的情況下，進行所述存儲器存取，在由所述邏輯電路生成的信號是高電平的情況下，停止所述存儲器存取。
13.根據權利要求12所述的半導體裝置，其特征在于: 所述控制端子包括: 寫使能端子，用于輸入指示針對所述非易失性的RAM陣列的數據的寫入的可否的信號; 輸出使能端子，用于輸入指示針對所述非易失性的RAM陣列的數據的讀出的可否的信號; 字節使能端子，用于輸入指示字節存取的可否的信號；以及 芯片使能端子，用于輸入指示該半導體裝置的選擇的可否的信號。
【文檔編號】G06F3/06GK104516684SQ201410500287
【公開日】2015年4月15日 申請日期:2014年9月26日 優先權日:2013年9月30日
【發明者】原口大, 林勇, 河合浩行 申請人:瑞薩電子株式會社