并行數據接收時鐘的相位確定方法、接收電路和電子裝置制造方法
【專利摘要】本發明涉及并行數據接收時鐘的相位確定方法、接收電路和電子裝置。對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與參考時鐘同步地發送的測試并行數據分別與具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收；從該多個延遲相位當中確定包含這樣的延遲相位的相位范圍：利用該延遲相位已正確地接收測試并行數據，并且對于該延遲相位執行的比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
【專利說明】并行數據接收時鐘的相位確定方法、接收電路和電子裝置
【技術領域】
[0001]本發明涉及用于確定用于接收并行數據的時鐘的相位的方法，并且還涉及接收電路和電子裝置。
【背景技術】
[0002]用于接收并行數據的接收電路在本領域中是已知的。
[0003]在并行數據的情形中，由于諸如用于承載數據的信號線或構成用于發送數據的發送電路的電路元件的特性上的變化的因素，在接收電路處可能發生數據到達時間上的差異(偏斜(skew))。
[0004]當接收這種并行數據時，優選的是使用提供能夠被用來以同步的方式接收所有數據的時序的時鐘。
[0005]因此，用于接收并行數據的接收電路調整時鐘的相位從而能夠以同步的方式接收數據，并且通過使用這樣調整的時鐘來接收并行數據。
[0006]圖1是例示包含現有技術接收電路的數碼相機的圖。
[0007]數碼相機101包括存儲圖像數據的存儲卡120以及接收從存儲卡120輸出的并行數據的接收電路110。數碼相機101還包括控制接收電路110的主控制電路102以及存儲由接收電路110所接收的并行數據的主存儲單元103。數碼相機101還包括未描繪的成像單元以及將所拍攝的圖像數據發送至存儲卡120的發送電路。
[0008]接收電路110在主控制電路102的控制下接收從存儲卡120輸出的圖像數據并且將所接收的圖像數據提供至主存儲單元103。
[0009]如圖2中所描繪的，存儲卡120與從接收電路110提供的參考時鐘同步地經由8個數據線DO至D7同時輸出用于發送至接收電路110的8位并行數據。
[0010]當經由數據線DO至D7發送的數據在接收電路110被接收時，在經由數據線DO發送的數據N-1、N和經由數據線D7發送的數據線N-1、N之間存在偏斜。
[0011]然后，為了以同步的方式接收被發送的并行數據，接收電路110使用測試并行數據來確定提供能夠被用來接收數據的時序的接收時鐘，并且通過使用這樣確定的接收時鐘來開始接收圖像數據。接收時鐘被確定為使得時序落入能夠以同步的方式接收所有數據的可接收時段內。在通過使用測試并行數據確定了接收時鐘之后，接收電路110開始接收圖像數據。
[0012]接著，將給出接收電路110如何確定接收時鐘的描述。
[0013]接收電路110包括作為產生參考時鐘的鎖相環電路的PLL 111。PLL 111將所產生的參考時鐘提供至DLL 112并且提供至存儲卡120。
[0014]DLL 112是延遲鎖定環電路，其將由PLL 111產生的參考時鐘作為輸入并且輸出相對于參考時鐘在相位上被延遲的延遲時鐘。如圖3中所例示的,DLL 112產生延遲時鐘，其中的一個延遲時鐘具有與參考時鐘相同的相位(延遲相位O)，而其中的其它延遲時鐘具有相對于參考時鐘的相位分別延遲了 1T/8至7T/8的延遲相位，其中T是參考時鐘的一個時鐘周期。8個延遲時鐘相對于彼此相移了 T/8。
[0015]DLL 112將所產生的延遲時鐘提供至存儲單元113。存儲單元113包括8個觸發器(flip-flop) (FF0至FF7)。觸發器FFO至FF7中的每一個連接至8個數據線DO至D7中的對應的一個，并且與從DLL 112提供的延遲時鐘同步地接收并且保持從存儲卡120發送的8位并行數據中的一位數據。
[0016]DLL控制單元117在主控制單元102的控制下控制DLL 112所產生的延遲時鐘的延遲相位。DLL 112產生具有由DLL控制單元117所指定的延遲相位的延遲時鐘。
[0017]此外，DLL控制單元117指示存儲卡120發送測試并行數據和圖像數據。具有循環冗余校驗碼的數據例如能夠被用作測試并行數據。
[0018]當從DLL控制單元117接收到請求發送測試并行數據的指令時，存儲卡120將測試并行數據與參考時鐘同步地經由8個數據線發送至接收電路110。
[0019]接收電路110通過使用具有不同延遲相位的8個延遲時鐘中的每一個來接收測試并行數據，并且確定包含能夠被用來正確地接收測試并行數據的任何延遲相位的相位范圍。然后，根據這樣確定的相位范圍，接收電路110確定待用于并行數據的接收的接收時鐘的相位。
[0020]首先,DLL控制單元117命令DLL 112產生延遲時鐘,該延遲時鐘的延遲相位與參考時鐘的延遲相位相同，并且還命令存儲卡120發送出測試并行數據。
[0021]存儲單元113與從DLL 112提供的延遲時鐘同步地接收并且保持測試并行數據。更具體地，存儲單元113中的觸發器FR)至FF7中的每一個與延遲時鐘同步地接收并且保持一位數據，并且將這樣保持的數據輸出至判斷單元115。
[0022]從存儲單元113接收了測試并行數據的判斷單元115通過使用循環冗余校驗碼來校驗數據，判斷該數據是否已被正確地接收，并且將判斷的結果提供至DLL控制單元117。
[0023]接收了判斷的結果的DLL控制單元117然后命令DLL 112產生具有相對于參考時鐘的相位延遲了 1T/8的延遲相位的延遲時鐘，并且還命令存儲卡120發送出測試并行數據。
[0024]通過重復上面的處理，接收電路110確定包含能夠被用來正確地接收測試并行數據的任何延遲相位的相位范圍。
[0025]日本特許公開專利公布第H06-224962號
[0026]日本特許公開專利公布第2006-50102號
[0027]日本特許公開專利公布第2003-224551號
[0028]日本特許公開專利公布第2008-235985號
【發明內容】
[0029]本發明的一個目的是提供一種用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法。
[0030]本發明的另一目的是提供一種接收電路，該接收電路實施用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法。
[0031 ] 本發明的又一目的是提供一種電子裝置，該電子裝置包含實施用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法的接收電路。
[0032]根據在本說明書中所公開的實施例的一方面，提供了一種用于確定用于接收存在偏斜的并行數據的時鐘的相位的方法，該方法包括:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與參考時鐘同步地發送測試并行數據，并且分別與具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收測試并行數據；對于該多個延遲相位中的每個延遲相位，判斷通過延遲時鐘接收的并行數據是否已被正確地接收，并且執行關于通過延遲時鐘接收的并行數據與通過相鄰延遲時鐘接收的并行數據是否匹配的比較；從該多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收測試并行數據，并且對于該延遲相位執行的比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
[0033]根據在本說明書中公開的實施例的一方面，提供了一種接收電路，包括:延遲鎖定環電路，其被配置成:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，分別輸出具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘；第一存儲電路，其被配置成:與從延遲鎖定環電路輸出的延遲時鐘同步地接收并且存儲已與參考時鐘同步地發送的測試并行數據；第二存儲電路，其被配置成:與從延遲鎖定環電路輸出的相鄰延遲時鐘同步地接收并且存儲已與參考時鐘同步地發送的測試并行數據；判斷電路，其被配置成:對于該多個延遲相位中的每個延遲相位，判斷存儲在第一存儲單元中的并行數據是否已被正確地接收；并且輸出判斷的結果；比較電路，其被配置成:對于該多個延遲相位中的每個延遲相位，執行關于與延遲時鐘同步地接收并且存儲在第一存儲單元中的并行數據與與相鄰延遲時鐘同步地接收并且存儲在第二存儲單元中的并行數據是否匹配的比較；并且輸出比較的結果；以及相位確定電路，其被配置成:接收判斷的結果和比較的結果；從該多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收測試并行數據，并且對于該延遲相位執行的比較的結果表明匹配；并且根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
[0034]根據在本說明書中所公開的實施例的一方面，提供了一種包含接收電路的電子裝置，該接收電路包括:延遲鎖定環電路，其被配置成:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，分別輸出具有延遲相位的延遲時鐘以及具有與延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘；第一存儲電路，其被配置成:與從延遲鎖定環電路輸出的延遲時鐘同步地接收并且存儲已與參考時鐘同步地發送的測試并行數據；第二存儲電路，其被配置成:與從延遲鎖定環電路輸出的相鄰延遲時鐘同步地接收并且存儲已與參考時鐘同步地發送的測試并行數據；判斷電路，其被配置成:對于該多個延遲相位中的每個延遲相位，判斷存儲在第一存儲單元中的并行數據是否已被正確地接收；并且輸出判斷的結果；比較電路，其被配置成:對于該多個延遲相位中的每個延遲相位，執行關于與延遲時鐘同步地接收并且存儲在第一存儲單元中的并行數據與與相鄰延遲時鐘同步地接收并且存儲在第二存儲單元中的并行數據是否匹配的比較；并且輸出比較的結果；以及相位確定電路，其被配置成:接收判斷的結果和比較的結果；從該多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收測試并行數據，并且對于該延遲相位執行的比較的結果表明匹配；并且根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
【專利附圖】
【附圖說明】
[0035]圖1是例示根據現有技術的數碼相機的圖。
[0036]圖2是例示存在偏斜的并行數據的圖。
[0037]圖3是例示DLL輸出的延遲時鐘的圖。
[0038]圖4是例示由現有技術接收電路確定的相位范圍的圖。
[0039]圖5是例示在本說明書中公開的數碼相機的一個實施例的圖。
[0040]圖6是例示測試并行數據的圖。
[0041]圖7是例示接收電路的工作的流程圖。
[0042]圖8是例示測試并行數據如何被接收并且被存儲在第一和第二存儲單元中的時序圖。
[0043]圖9是例示通過延遲時鐘接收的并行數據如何與通過相鄰延遲時鐘接收的并行數據相比較的圖。
[0044]圖10是例示如何確定相位范圍和接收相位的圖(部分I)。
[0045]圖11是例示如何確定相位范圍和接收相位的圖(部分2)。
[0046]圖12是例示如何確定相位范圍和接收相位的圖(部分3)。
【具體實施方式】
[0047]在圖1至圖3中，假設作為通過使用具有不同延遲相位的8個延遲時鐘中的每一個來接收測試并行數據的結果，確定出已利用具有不同延遲相位(O至7T/8)的延遲時鐘中的任何一個正確地接收測試數據。
[0048]在此情形中，包含能夠被用來正確地接收測試并行數據的任何延遲相位的相位范圍包含全部8個延遲相位(O至7T/8)，如圖4中所描繪的。通常，從確保穩定接收的觀點來看，優選的是選擇具有位于相位范圍中點的值的相位作為待用于并行數據的接收的接收時鐘的相位。在例示的情形中，能夠選擇具有中點值的延遲相位3T/8或4T/8作為接收時鐘的相位。
[0049]這里假定數據從數據N-1改變為數據N的位置(偏斜)在持續時間上短于延遲相位間隔T/8，如圖4中所描繪，并且假定該偏斜的位置位于例如延遲相位3T/8與延遲相位4T/8之間。
[0050]如果該偏斜的位置如所描繪的那樣位于延遲相位3T/8與延遲相位4T/8之間，則測試并行數據可以被正確地接收，而無論使用哪個延遲時鐘，具有延遲相位3T/8的延遲時鐘還是具有延遲相位4T/8的延遲時鐘。
[0051]然而，如果選擇了延遲相位3T/8和延遲相位4T/8，則可以以與FFO至FF7的建立時間或保持時間交疊的時序接收數據，而這可能導致不能正確地接收并行數據。
[0052]因此，選擇延遲相位3T/8和延遲相位4T/8作為接收時鐘的相位意味著已選擇了通常將被排除的延遲相位。
[0053]下面將參考附圖描述在本說明書中所公開的電子裝置的優選實施例。然而，應注意，本發明的技術范圍不受本文所描述的任何特定實施例的限制，而是能夠被擴展至在所附權利要求和其等價物中所描述的發明。
[0054]圖5是例示在本說明書中所公開的數碼相機的一個實施例的圖。
[0055]作為根據本實施例的電子裝置的數碼相機I包括存儲圖像數據的存儲卡20以及接收從存儲卡20輸出的并行數據20的接收電路10。數碼相機I還包括控制接收電路10的主控制單元2以及存儲由接收電路10接收的并行數據的主存儲單元3。數碼相機I還包括未描繪的成像單元以及將所拍攝的圖像數據發送至存儲卡20的發送電路。
[0056]接收電路10在主控制單元2的控制下接收從存儲卡20輸出的圖像數據并且將所接收的圖像數據提供至主存儲單元3。
[0057]當從接收電路10接收到請求發送圖像數據的指令時,存儲卡20與從接收電路10提供的參考時鐘同步地將作為圖像數據的8位并行數據經由8個數據線DO至D7發送至接收電路10。
[0058]為了以同步的方式從存儲卡20接收并行數據,接收電路10使用測試并行數據確定提供能夠被用來接收數據的時序的接收時鐘，并且通過使用這樣確定的接收時鐘來接收圖像數據。
[0059]接收電路10具有在下面描述的配置以確定接收時鐘。
[0060]接收電路10包括:作為產生參考時鐘的鎖相環電路的PLL 11 ;作為產生延遲時鐘和相鄰延遲時鐘的延遲鎖定環電路的DLL 12 ;以及控制DLL 12的DLL控制電路17。DLL控制電路17受主控制單元2控制。
[0061]DDL 12產生相對于參考時鐘在相位上延遲的兩相時鐘。更具體地，DLL 12輸出具有多個延遲相位中的特定一個延遲相位的延遲時鐘，一個延遲相位與參考時鐘的相位相同，而其它延遲相位相對于其被延遲，并且相鄰延遲時鐘具有與延遲時鐘的延遲相位相鄰的延遲相位。
[0062]DLL 12能夠被配置成通過使用從一組延遲元件選擇的兩個延遲元件和用于選擇相應延遲元件的兩個選擇器來產生兩相延遲時鐘。
[0063]接收電路10還包括第一存儲電路13和第二存儲電路14。
[0064]第一存儲電路13包括8個觸發器(第一觸發器FFO至FF7)。第一觸發器FFO至FF7中的每一個連接至8個數據線DO至D7中的對應的一個，并且與從DLL 12提供的延遲時鐘同步地接收并且保持從存儲卡20發送的8位并行數據中的一位數據。
[0065]類似于第一存儲電路13，第二存儲電路14包括8個觸發器(第二觸發器FFO至FF7)。第二觸發器FFO至FF7中的每一個連接至8個數據線DO至D7中的對應的一個，并且與從DLL 12提供的相鄰延遲時鐘同步地接收并且保持從存儲卡20發送的8位并行數據中的一位數據。
[0066]8個第一觸發器FFO至FF7分別對應于8個第二觸發器FFO至FF7。第一觸發器FFO和第二觸發器FFO都連接至數據線D0，并且接收并且保持經由數據線DO發送的數據。類似地，第一觸發器FFl至FF7和第二觸發器FFl至FF7分別連接至數據線D2至D7，并且接收并且保持經由相應數據線D2至D7發送的數據。
[0067]接收電路10還包括判斷電路15和比較電路16。
[0068]判斷電路15判斷存儲在第一存儲電路13中的并行數據是否已被正確地接收，并且將判斷的結果提供至DLL控制電路17。更具體地，使用循環冗余校驗方案，判斷電路15判斷與具有特定延遲相位的每個特定延遲時鐘同步地接收的并行數據是否已被正確地接收。
[0069]比較電路16執行關于與一個特定延遲時鐘同步地接收并且存儲在第一存儲電路13中的并行數據與與具有與該一個特定延遲時鐘的相位相鄰的延遲相位的相鄰延遲時鐘同步地接收并且存儲在第二存儲電路14中的并行數據是否匹配的比較，并且將比較的結果提供至DLL控制電路17。
[0070]基于判斷的結果和比較的結果，DLL控制電路17確定包含這樣的任何延遲相位的相位范圍:利用該延遲相位已正確地接收并行數據，并且對于該延遲相位執行的比較的結果表明匹配。然后，根據這樣確定的相位范圍，DLL控制電路17確定待用于并行數據的接收的接收時鐘的相位。
[0071]DLL控制電路17可以以硬件實施或者可以通過使用執行程序的工作電路來實施。
[0072]圖6是例示測試并行數據的圖。
[0073]存儲卡20將測試并行數據經由數據線DO至D7發送至接收電路10。在相應數據線DO至D7上發送的數據塊每個都包括開始位S、測試數據、作為循環冗余校驗碼的CRC碼以及結束位E。
[0074]測試數據是I和O的位序列，優選地，不是所有位都是I或O。在相鄰數據線上發送的測試數據構成位對，每個位對包括I和1、或O和O、或I和O。CRC-16例如可用作CRC碼。優選地，將測試并行數據構造成使得數據在I與O之間改變的位置被包含在參考時鐘的一個時鐘周期內。
[0075]接著，將在下面參考圖7的流程圖來描述數碼相機I中的接收電路10執行以確定接收時鐘的接收相位的操作的序列。
[0076]在步驟SlO與S18之間的處理中，對于具有相應延遲相位的每個延遲時鐘，重復從步驟S12至步驟S16的處理。
[0077]首先，在步驟S12，由接收電路10分別與延遲時鐘和其相鄰延遲時鐘同步地接收存儲卡20與參考時鐘同步地輸出的測試并行數據。
[0078]DLL控制電路17在主控制單元2的控制下命令DLL 11產生其延遲相位與參考時鐘的相位相同的延遲時鐘，并且還命令存儲卡20發送出測試并行數據。
[0079]如圖8中所例示的，當從DLL控制電路17接收到請求發送測試并行數據的命令時，存儲卡20與參考時鐘的上升沿同步地將測試并行數據經由8個數據線DO至D7發送至接收電路10。在圖8中，在8個數據線DO至D7上發送的測試并行數據分別被描繪為數據塊O至7。即，數據塊O至7每個都與參考時鐘的上升沿同步地發送至接收電路10。
[0080]如圖9中所例示的,DLL 12產生具有相對于參考時鐘的相位分別延遲了延遲相位O至7T/8的8個延遲時鐘，并且將這樣產生的延遲時鐘提供至第一存儲電路13。8個延遲時鐘相對于彼此相移了 T/8。T是參考時鐘的一個時鐘周期。
[0081]此外，DLL 12產生具有相對于相應延遲時鐘的延遲相位延遲了 T/8的延遲相位的相鄰延遲時鐘，并且將這樣產生的相鄰延遲時鐘提供至第二存儲電路14。相鄰延遲時鐘相對于參考時鐘的相位在相位上分別被延遲了 1T/8至8T/8。
[0082]B卩，當延遲時鐘具有相對于參考時鐘具有相位差零的延遲相位時，與該延遲時鐘相鄰的相鄰延遲時鐘相對于參考時鐘在相位上被延遲了 1T/8。
[0083]類似地，當延遲時鐘具有相對于參考時鐘具有相位差1T/8的延遲相位時，與該延遲時鐘相鄰的相鄰延遲時鐘相對于參考時鐘在相位上被延遲了 2T/8。
[0084]此外，當延遲時鐘具有相對于參考時鐘具有相位差.7Τ/8的延遲相位時，與該延遲時鐘相鄰的相鄰延遲時鐘相對于參考時鐘在相位上被延遲了 8Τ/8 = (T)。其它相鄰延遲時鐘也以同樣的方式在相位上被延遲。
[0085]如圖8中所例示的，與從DLL 12提供的延遲時鐘同步地，第一存儲電路13的第一觸發器FFO至FF7中的每一個接收并且保持經由數據線DO至D7中的對應的一個發送的一位數據。然后，如圖5中所例示，第一存儲電路13的第一觸發器FFO至FF7將這樣保持的數據輸出至判斷電路15和比較電路16。
[0086]此外，如圖8中所例示，與從DLL 12提供的相鄰延遲時鐘同步地，第二存儲電路14的第二觸發器FFO至FF7中的每一個接收并且保持經由數據線DO至D7中的對應的一個發送的一位數據。然后，如圖5中所例示，第二存儲電路14的第二觸發器FR)至FF7將這樣保持的數據輸出至比較電路16。
[0087]接著，在步驟S14，比較電路16執行比較，以確定通過延遲時鐘接收的并行數據與通過相鄰延遲時鐘接收的并行數據是否匹配。
[0088]在第一存儲電路13的第一觸發器FFO至FF7中的每一個中保持的數據被提供至比較電路16。同時，在第二存儲電路14的第二觸發器FR)至FF7中的每一個中保持的數據被提供至比較電路16。
[0089]然后，比較電路16執行關于在第一存儲電路13的第一觸發器FFO至FF7中的每一個中保持的數據與在第二存儲電路14的第二觸發器FFO至FF7中的對應的一個中保持的數據是否匹配的比較，并且將比較的結果提供至DLL控制電路17。
[0090]更具體地，比較電路16將在第一觸發器FFO中保持的數據與在對應的第二觸發器FFO中保持的數據相比較。同樣，比較電路16將在第一觸發器FFl至FF7中保持的數據與在對應的第二觸發器FFl至FF7中保持的數據相比較。比較電路16以相同的方式比較其它數據。
[0091]在圖9中例示的示例中，存儲卡20將測試并行數據O和數據I依次發送至接收電路10。在數據I之前發送數據O。這里假設數據O是全部為I的8位并行數據。還假設數據I是全部為O的8位并行數據。然后，假設數據O改變為數據I的位置位于延遲相位3Τ/8與延遲相位4Τ/8之間。
[0092]與具有延遲相位O的延遲時鐘同步地接收數據的、第一存儲電路13的第一觸發器FFO至FF7接收數據O。與與具有延遲相位O的延遲時鐘相鄰的相鄰延遲時鐘同步地接收數據的、第二存儲電路14的第二觸發器FFO至FF7也接收數據O。因此，在第一存儲電路13的第一觸發器FFO至FF7中的每一個中保持的數據是I (數據O)，而在第二存儲電路14的第二觸發器FFO至FF7中的每一個中保持的數據也是I (數據O)，即，兩個數據匹配。因此，比較電路16將表明兩個數據匹配的比較結果提供至DLL控制電路17。DLL控制電路17存儲比較結果。
[0093]對于從存儲器卡20發送并且通過使用具有延遲相位O的延遲時鐘接收的所有測試數據，比較電路16將在第一觸發器FFO中保持的數據與在對應的第二觸發器FFO中保持的數據相比較。
[0094]在從測試數據被保持在第二存儲電路14中的時刻開始持續到下一測試數據被保持在第一存儲電路13的時刻為止的時間間隔期間，比較電路16將在第二存儲電路14中保持的數據與在第一存儲電路13中保持的數據相比較。更具體地，在從提出發送測試數據的請求的時刻直到測試數據的接收完成(檢測到結束位)的時刻為止的時間間隔期間，例如，通過使用延遲相位O的時鐘，即，參考時鐘，比較電路16可以在在第一存儲電路13的第一觸發器FFO中保持的數據與在第二存儲電路14的第二觸發器FFO中保持的數據之間執行比較。
[0095]接著，在步驟S16，判斷電路15判斷由第一存儲電路13的第一觸發器FFO至FF7接收的并行數據是否已被正確地接收。更具體地，判斷電路15通過使用在測試數據之后接收的CRC碼來校驗經由數據線DO發送并且被第一觸發器FFO接收的測試數據，并且判斷測試數據是否已被正確地接收。以同樣的方式，判斷電路15判斷經由數據線Dl至D7中的每一個發送的測試數據是否已被正確地接收。然后，判斷電路15將判斷的結果提供至DLL控制電路17。DLL控制電路17存儲判斷的結果。
[0096]如果不能正確地接收CRC碼，甚至當已正確地接收測試數據本身時，也確定沒有正確地接收數據。
[0097]接著，處理前進至步驟S18，以對于具有延遲相位1T/8至7T/8的剩余延遲時鐘中的每個延遲時鐘，重復步驟S12至S16的處理。
[0098]將參考圖9更詳細地描述在步驟S14中執行的處理。
[0099]在步驟S14，分別與具有延遲相位1T/8和2T/8的延遲時鐘同步地被第一存儲電路13的第一觸發器FFO至FF7接收并且保持的數據與與其相應相鄰延遲時鐘同步地被第二存儲電路14的第二觸發器FFO至FF7接收并且保持的數據相同。
[0100]接著，與具有延遲相位3T/8的延遲時鐘同步地接收數據的、第一存儲電路13的第一觸發器FFO至FF7接收數據O。另一方面，與與具有延遲相位3T/8的延遲時鐘相鄰的延遲時鐘同步地接收數據的、第二存儲電路14的第二觸發器FR)至FF7接收數據I。因此，在第一存儲電路13的第一觸發器FFO至FF7中的每一個中保持的數據是I，而在第二存儲電路14的第二觸發器FR)至FF7中的每一個中保持的數據是0，即，兩者不匹配。因此，比較電路16將表明兩者不匹配的比較結果提供至DLL控制電路17。DLL控制電路17存儲比較結果。
[0101]接著，與具有延遲相位4T/8的延遲時鐘同步地接收數據的、第一存儲電路13的第一觸發器FFO至FF7接收數據I。與與具有延遲相位4T/8的延遲時鐘相鄰的延遲時鐘同步地接收數據的、第二存儲電路14的第二觸發器FFO至FF7接收數據I。因此，在第一存儲電路13的第一觸發器FFO至FF7中的每個觸發器中保持的數據是0，而在第二存儲電路14的第二觸發器FFO至FF7中的每個觸發器中保持的數據是0，即，兩個數據匹配。因此，比較電路16將表明兩個數據匹配的比較結果提供至DLL控制電路17。
[0102]以同樣的方式，分別與具有延遲相位5T/8和7T/8的延遲時鐘同步地被第一存儲電路13的第一觸發器FFO至FF7接收并且保持的數據與與其相應相鄰延遲時鐘同步地被第二存儲電路14的第二觸發器FFO至FF7接收并且保持的數據相同。
[0103]在圖9中描繪的示例中，假設，數據O是全部為I的8位并行數據，并且數據I是全部為O的8位并行數據。然而，實際上，存在8位并行數據不全是I或不全是O的情形。在任何情形中，比較電路16將在第一存儲電路13的第一觸發器FFO至FF7中的每一個中保持的數據與第二存儲電路14的第二觸發器FFO至FF7中的對應的一個中保持的數據相比較。然后，當接收到表明經由數據線DO至D7中的任何一個數據線接收的數據在第一存儲電路13與第二存儲電路14之間不匹配的比較結果時，DLL控制電路17對于該特定延遲相位來存儲表明通過該延遲接收的并行數據與通過其相鄰延遲時鐘接收的并行數據不匹配的結果。
[0104]接著，在步驟S20，DLL控制電路17確定包含這樣的任何延遲相位的相位范圍:利用該延遲相位已正確地接收并行數據，并且對于該延遲相位執行的比較的結果表明匹配。
[0105]更具體地，如圖10中所描繪的，DLL控制電路17根據判斷的結果來對于每個延遲相位設定標記A。
[0106]S卩，當通過使用具有特定延遲相位的特定延遲時鐘已正確地接收所有測試并行數據時，DLL控制電路17對于該特定延遲相位將標記A設定為I。否則，對于該特定延遲相位，標記A被設定為O。
[0107]在圖10中描繪的示例中，對于所有延遲相位，標記A被設定為I。
[0108]此外，如圖10中所描繪的，DLL控制電路17根據比較的結果對于每個延遲相位來設定標記B。
[0109]S卩，當通過使用具有特定延遲相位的特定延遲時鐘接收測試并行數據時，如果對于任何給定位數據，比較的結果表明不匹配，則DLL控制電路17對于該特定的延遲相位將標記B設定為O。否則，對于該延遲相位，標記B被設定為I。
[0110]如之前參考圖9所描述的，與具有延遲相位3T/8的延遲時鐘同步地被第一存儲電路13的第一觸發器FFO至FF7接收并且保持的數據與與其相鄰延遲時鐘同步地被第二存儲電路14的第二觸發器FR)至FF7接收并且保持的數據不匹配。因此，在圖10中描繪的示例中，對于延遲相位3T/8標記B被設定為O。
[0111]此外，在本實施例中，對于與其標記B已被設定為O的延遲相位相鄰的延遲相位4T/8，標記B也被設定為O。
[0112]因此，在圖10中描繪的示例中，對于延遲相位3T/8和4T/8兩者，標記B被設定為O0
[0113]然后，DLL控制電路17通過使標記A與標記B相與(AND)來計算每個延遲相位的標記C。其標記C被設定為I的任何延遲相位是這樣的延遲相位:利用該延遲相位已正確地接收并行數據，并且對于該延遲相位執行的比較的結果表明匹配。
[0114]然后，DLL控制電路17確定包含其標記C被設定為I的任何延遲相位的相位范圍A0相位范圍八包含延遲相位^^^^”日^”日^”日和7T/8。
[0115]接著，在步驟S22，DLL控制電路17根據這樣確定的相位范圍A來確定待用于并行數據的接收的接收時鐘的接收相位。
[0116]更具體地，通過排除位于相位范圍A的端部的延遲相位來限定相位范圍B;然后，DLL控制電路17能夠根據這樣限定的相位范圍B來確定待用于并行數據的接收的接收時鐘的接收相位。相位范圍B包含延遲相位0、1Τ/8、6Τ/8和7T/8。通過排除位于相位范圍A的兩端的延遲相位，能夠通過對于偏斜允許時序裕量來接收數據。
[0117]此外，DLL控制電路17能夠將位于相位范圍A的中間的延遲相位O或7T/8確定為待用于并行數據的接收的接收時鐘的接收相位。通過使用具有位于相位范圍A的中間的延遲相位的接收時鐘,能夠通過對于偏斜允許較大的時序裕量來接收數據。
[0118]在本實施例中，在位于相位范圍A的中間的延遲相位O和7T/8中，具有較小值的延遲相位O被確定為接收時鐘的接收相位。DLL控制電路17向主控制單元2通知接收時鐘的接收相位已被確定。主控制單元2命令DLL控制電路17從存儲卡20接收圖像數據。此夕卜，主控制單元2命令主存儲單元3從接收電路10接收圖像數據。
[0119]然后，在步驟S24，接收電路10通過使用所確定的接收時鐘來開始接收圖像數據。接收電路10將所接收到的圖像數據傳遞至主存儲單元3，主存儲單元3由此存儲輸入的圖像數據。
[0120]接著，將在下面參考圖11和圖12描述DLL控制電路17如何確定相位范圍和接收相位的其它示例。
[0121]在圖11中描繪的示例中，對于延遲相位0、1Τ/8、2Τ/8、3Τ/8、6Τ/8和7T/8，標記A被設定為I。此外，在圖11中描繪的示例中，對于延遲相位O和7Τ/8，標記B被設定為O。
[0122]因此，其標記C被設定為I的延遲相位是1Τ/8、2Τ/8、3Τ/8和6Τ/8，因此相位范圍A包含延遲相位1Τ/8、2Τ/8、3Τ/8和6Τ/8。
[0123]在此情形中，通過排除位于相位范圍A的端部的延遲相位而限定的相位范圍B包含 2Τ/8。
[0124]位于相位范圍A的中間的延遲相位也是2Τ/8。
[0125]在圖11中描繪的示例中，能夠將延遲相位2Τ/8確定為接收相位。
[0126]另一方面，在圖12中描繪的示例中，對于延遲相位0、1Τ/8、2Τ/8、3Τ/8、4Τ/8、5Τ/8和6Τ/8，標記A被設定為I。此外，在圖12中描繪的示例中，對于延遲相位O和1Τ/8，標記B被設定為O。
[0127]因此，其標記C被設定為I的延遲相位是2Τ/8、3Τ/8、4Τ/8、5Τ/8和6Τ/8，因此相位范圍A包含延遲相位2Τ/8、3Τ/8、4Τ/8、5Τ/8和6Τ/8。
[0128]在此情形中，通過排除位于相位范圍A的端部的延遲相位而限定的相位范圍B包含 3Τ/8、4Τ/8 和 5Τ/8。
[0129]位于相位范圍A的中間的延遲相位是4Τ/8。
[0130]在圖12中描繪的示例中，能夠將延遲相位4Τ/8確定為接收相位。
[0131]根據上述本實施例的電子裝置，由于待用于并行數據的接收的接收時鐘的接收相位根據包含這樣的任何延遲相位的相位范圍來確定:利用該延遲相位已正確地接收并行數據，并且對于該延遲相位執行的比較的結果表明匹配，所以能夠正確地接收存在偏斜的并行數據。
[0132]用于接收存在偏斜的并行數據的另一可能方法將是減小待由DLL產生的延遲時鐘的延遲相位之間的間隔。這可以通過將延遲相位間隔例如從Τ/8減小至Τ/16來完成。然而，減小延遲相位間隔涉及如下問題:包含DLL的接收電路的電路結構變得復雜。
[0133]相比之下，根據在本實施例中所公開的接收電路，能夠正確地接收存在偏斜的并行數據，而無需減小延遲相位間隔。
[0134]在本發明中，在不背離本發明的精神和范圍的情況下，能夠以各種方式修改根據上面的實施例的用于確定待用于并行數據的接收的時鐘的相位的方法、接收電路和電子裝置。此外，在合適的情況下，能夠將任何一個實施例的構成特征應用于其它實施例。
[0135]例如，在上面的實施例中，具有相對于延遲時鐘的延遲相位相鄰并且被延遲的延遲相位的相鄰時鐘已被用作具有與延遲時鐘的延遲相位相鄰的相位的相鄰延遲時鐘。可替選地，具有相對于延遲時鐘的延遲相位相鄰并且超前的延遲相位的相鄰時鐘可以被用作具有與延遲時鐘的延遲相位相鄰的相位的相鄰延遲時鐘。
[0136]此外，在上面的實施例中，已將判斷電路描述為通過使用循環冗余校驗方案來判斷通過具有不同延遲相位的每個延遲時鐘接收的并行數據是否已被正確地接收，但是也可以使用一些其它合適的校驗方案。
[0137]盡管已對于接收電路包含在數碼相機中的情形描述了上面的實施例，但包含接收電路的電子裝置無需限制于數碼相機。
【權利要求】
1.一種方法，包括: 對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于所述參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，與所述參考時鐘同步地發送測試并行數據，并且分別與具有所述延遲相位的延遲時鐘以及具有與所述延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘同步地接收所述測試并行數據； 對于所述多個延遲相位中的每個延遲相位，判斷通過所述延遲時鐘接收的并行數據是否已被正確地接收，并且執行關于通過所述延遲時鐘接收的并行數據與通過所述相鄰延遲時鐘接收的并行數據是否匹配的比較； 從所述多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收所述測試并行數據，并且對于該延遲相位執行的所述比較的結果表明匹配；以及根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
2.根據權利要求1所述的方法，其中，根據通過排除位于所述相位范圍的端部的任何延遲相位而限定的范圍來確定待用于所述并行數據的接收的所述接收時鐘的相位。
3.根據權利要求1所述的方法，其中，將位于所述相位范圍的中間的延遲相位確定為待用于所述并行數據的接收的所述接收時鐘的相位。
4.根據權利要求1所述的方法，其中，將待通過使用所述接收時鐘接收的并行數據與所述參考時鐘的上升沿同步地發送。
5.根據權利要求1所述的方法，其中，對于所述多個延遲相位中的每個延遲相位，通過使用循環冗余校驗方案來判斷通過所述延遲時鐘接收的并行數據是否已被正確地接收。
6.根據權利要求1所述的方法，其中，將所述測試并行數據構造成使得數據在1與0之間改變的位置位于所述參考時鐘的一個時鐘周期內。
7.一種接收電路，包括: 延遲鎖定環電路，所述延遲鎖定環電路被配置成:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于所述參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，分別輸出具有所述延遲相位的延遲時鐘以及具有與所述延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘； 第一存儲電路，所述第一存儲電路被配置成:與從所述延遲鎖定環電路輸出的延遲時鐘同步地接收并且存儲已與所述參考時鐘同步地發送的測試并行數據； 第二存儲電路，所述第二存儲電路被配置成:與從所述延遲鎖定環電路輸出的相鄰延遲時鐘同步地接收并且存儲已與所述參考時鐘同步地發送的所述測試并行數據； 判斷電路，所述判斷電路被配置成:對于所述多個延遲相位中的每個延遲相位，判斷存儲在所述第一存儲電路中的并行數據是否已被正確地接收；并且輸出所述判斷的結果； 比較電路，所述比較電路被配置成:對于所述多個延遲相位中的每個延遲相位，執行關于與所述延遲時鐘同步地接收并且存儲在所述第一存儲電路中的并行數據與與所述相鄰延遲時鐘同步地接收并且存儲在所述第二存儲電路中的并行數據是否匹配的比較；并且輸出所述比較的結果；以及 相位確定電路，所述相位確定電路被配置成:接收所述判斷的結果和所述比較的結果；從所述多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收所述測試并行數據，并且對于該延遲相位執行的所述比較的結果表明匹配；并且根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
8.根據權利要求7所述的接收電路，其中，并行數據是η位數據，并且其中， 所述第一存儲電路包括η個第一觸發器，每個第一觸發器與所述延遲時鐘同步地接收并且保持一位數據， 所述第二存儲電路包括η個第二觸發器，每個第二觸發器與所述相鄰延遲時鐘同步地接收并且保持一位數據，并且 所述比較電路被配置成:將存儲在所述第一存儲電路中的每個第一觸發器中的位數據與存儲在所述第二存儲電路中的對應的一個第二觸發器中的位數據相比較。
9.根據權利要求7所述的接收電路，其中，所述相位確定電路被配置成:根據通過排除位于所述相位范圍的端部的任何延遲相位而限定的范圍來確定待用于所述并行數據的接收的所述接收時鐘的相位。
10.根據權利要求7所述的接收電路，其中，所述相位確定電路被配置成:將位于所述相位范圍的中間的延遲相位確定為待用于所述并行數據的接收的所述接收時鐘的相位。
11.一種包含接收電路的電子裝置，所述接收電路包括: 延遲鎖定環電路，所述延遲鎖定環電路被配置成:對于其中的一個延遲相位與參考時鐘的相位相同、而其中的其它延遲相位相對于所述參考時鐘的相位被延遲的多個延遲相位中的每個延遲相位，分別輸出具有所述延遲相位的延遲時鐘以及具有與所述延遲時鐘的延遲相位相鄰的延遲相位的相鄰延遲時鐘； 第一存儲電路，所述第一存儲電路被配置成:與從所述延遲鎖定環電路輸出的延遲時鐘同步地接收并且存儲已與所述參考時鐘同步地發送的測試并行數據； 第二存儲電路，所述第二存儲電路被配置成:與從所述延遲鎖定環電路輸出的相鄰延遲時鐘同步地接收并且存儲已與所述參考時鐘同步地發送的所述測試并行數據； 判斷電路，所述判斷電路被配置成:對于所述多個延遲相位中的每個延遲相位，判斷存儲在所述第一存儲電路中的并行數據是否已被正確地接收；并且輸出所述判斷的結果； 比較電路，所述比較電路被配置成:對于所述多個延遲相位中的每個延遲相位，執行關于與所述延遲時鐘同步地接收并且存儲在所述第一存儲電路中的并行數據與與所述相鄰延遲時鐘同步地接收并且存儲在所述第二存儲電路中的并行數據是否匹配的比較；并且輸出所述比較的結果；以及 相位確定電路，所述相位確定電路被配置成:接收所述判斷的結果和所述比較的結果；從所述多個延遲相位當中確定包含這樣的延遲相位的相位范圍:利用該延遲相位已正確地接收所述測試并行數據，并且對于該延遲相位執行的所述比較的結果表明匹配；并且根據所確定的相位范圍來確定待用于并行數據的接收的接收時鐘的相位。
12.根據權利要求11所述的電子裝置，其中，并行數據是η位數據，并且其中， 所述第一存儲電路包括η個第一觸發器，每個第一觸發器與所述延遲時鐘同步地接收并且保持一位數據， 所述第二存儲電路包括η個第二觸發器，每個第二觸發器與所述相鄰延遲時鐘同步地接收并且保持一位數據，并且 所述比較電路被配置成:將存儲在所述第一存儲電路中的每個第一觸發器中的位數據與存儲在所述第二存儲電路中的對應的一個第二觸發器中的位數據相比較。
13.根據權利要求11所述的電子裝置，其中，所述相位確定電路被配置成:根據通過排除位于所述相位范圍的端部的任何延遲相位而限定的范圍來確定待用于所述并行數據的接收的所述接收時鐘的相位。
14.根據權利要求11所述的電子裝置，其中，所述相位確定電路被配置成:將位于所述相位范圍的中間的延遲相位確定為待用于所述并行數據的接收的所述接收時鐘的相位。
【文檔編號】G06F17/50GK104424378SQ201410437182
【公開日】2015年3月18日 申請日期:2014年8月29日 優先權日:2013年9月11日
【發明者】稻川亮一 申請人:富士通半導體股份有限公司