基于自動化測試系統的通用信息處理平臺的制作方法
【專利摘要】本發明為基于自動化測試系統的通用信息處理平臺，包括有電平轉換單元1，單片機處理單元2和FPGA處理單元3相結合構成一個整體；且電平轉換單元又包括有輸入輸出接口J1，3.3V/2.5V電壓轉換模塊U1，RS232/CMOS電平互轉的轉換模塊U2；單片機處理單元又包括單片機處理模塊U3；FPGA處理單元又包括FPGA處理模塊U4，輸出接口J2。采用簡潔明了的分布式布局方式將各個單元在印制板上進行有序排列，采用集中的接口將關鍵引腳進行合理的引出，實現外部計算機與底層硬件之間的良好數據交互。具有設計合理、結構緊湊，穩定性好，易于調試、可靠性高等特點。
【專利說明】基于自動化測試系統的通用信息處理平臺
【技術領域】
[0001] 本發明涉及一種信息處理平臺，特別是一種基于自動化測試系統的通用信息處理 平臺。
【背景技術】
[0002] 隨著通信技術近年來的飛速發展，通信設備正朝著性能更加優越，功能更加多樣 化，體積更加小型化的方向不斷發展進步。同時，通信設備的測試需求也與日俱增，設備種 類繁多，信號種類復雜，功能與性能指標體系復雜，導致對通信設備模件的測試也越來越復 雜，手動測試難度大、效率低。自動測試在一地程度上克服了手動測試的繁瑣和效率低等問 題，并且能夠利用計算機的強大處理能力對測量數據進行必要的處理。自動化測試是建立 在信息處理平臺的基礎上的，所以信息處理平臺的設計在自動化測試中的地位是不容忽視 的。
【發明內容】
[0003] 本發明的目的是為了克服上述已有技術的不足，以便適應通信設備的技術發展和 測試需求，而提供的一種基于自動化測試系統的通用信息處理平臺。
[0004] 為了達到上述目的，本發明采用的技術方案是： 一種基于自動化測試系統的通用信息處理平臺，包括有電平轉換單元1，單片機處理單 元2和FPGA處理單元3,相結合構成一個整體，其中： 所述電平轉換單元1，又包括輸入輸出接口 11，3. 3V/2. 5V電平轉換模塊12和RS232/ CMOS電平互轉模塊13 ;其中3. 3V/2. 5V電平轉換模塊12為FPGA處理模塊31提供2. 5V工 作電壓；RS232/CM0S電平互轉模塊13為單片機處理模塊U3和外部計算機之間的數據通信 提供基礎。
[0005] 所述單片機處理單元2,又包括單片機處理模塊U3和外部排阻。單片機處理模塊 U3 -方面對外設發送的指令進行處理，并根據處理后的數據對FPGA處理模塊U4進行相應 的配置；另一方面可以接收底層硬件發送的數據并做相應的處理后反饋給外設。
[0006] 所述FPGA處理單元3,又包括FPGA處理模塊31和輸出接口 32。其中FPGA處理 模塊31根據單片機寫入或傳輸的數據來對相關引腳進行電平的配置，輸出特定的時鐘和 ?目號等等。
[0007] 本發明的基本設計思想包括四個方面：電平轉換電路設計、單片機處理電路設計、 FPGA處理電路設計和結構工藝優化設計。
[0008] 1、電平轉換電路設計：對于電平轉換電路的設計，電平轉換模塊U1選用 ADP3333ARM-2. 5,3. 3V/2. 5V轉換芯片，將輸入的直流3. 3V電壓轉成直流2. 5V，為單片機處 理模塊U3和FPGA處理模塊U4供電，該芯片工作穩定，能夠提供穩定的轉換電壓；電平轉換 模塊U2選用MAX238EWG，RS232/CM0S電平互轉芯片進行外部計算機與單片機處理模塊U3 之間的串口電平的轉換，轉換效率高，不容易出錯；。
[0009] 2、單片機處理電路設計：單片機處理模塊U3主要處理來自外部計算機和FPGA處 理模塊U4傳輸過來的數據并處理，處理完成后對外部計算機做出相應的應答，將關鍵數據 或指令發送到FPGA處理模塊U4上完成相應的功能。由于單片機處理模塊U3需要處理的 數據較為復雜，所以選用ATmegal28A芯片，它是一款高性能、低功耗的AVR8位微處理器，通 過將8位RSIC CPU與系統內可編程的Flash集成在一個芯片內，具備信息處理平臺所需要 的靈活的數據處理能力，可在線調試，同時成本較低，能夠將接收到的數據進行正確的高效 地處理。
[0010] 3、FPGA處理電路設計：FPGA處理電路主要是根據單片機處理模塊U3傳輸的指令 來輸出對應的電平、時鐘或者串口收發等。作為通用信息處理平臺，FPGA處理模塊U4需要 輸出的信號相對來說比較多，但又需要降低功耗，所以選用的是ACTEL公司的APA075芯片。 APA075芯片是一款高性能、低功耗的FPGA芯片，擁有可重復編程的Frash，并且能夠對編程 進行加密；具有獨特的始時鐘調節電路。FPGA處理模塊U4設計有數據燒寫口，方便FPGA處 理程序的燒寫和更改。FPGA處理模塊U4的I/O管腳均接有1K電阻，防止電流過大損壞芯 片，電源管腳均接有電容進行濾波。這塊FPGA芯片能夠滿足信息處理平臺的I/O設置、串 口通信、時鐘調節等需要，而且芯片價格相對便宜。
[0011] 4、結構工藝優化設計：在整體設計上，結合實踐經驗和工藝方法，在印制板的布局 上將電平轉換單元1、單片機處理單元2、FPGA處理單元3三個單元進行有序的排列，利用 輸入輸出接口將電路關鍵引腳進行合理的引出，提供CPU和FPGA處理程序燒寫接口，方便 CPU處理程序的燒寫和在線調試。對于出現問題的印制板能夠通過輸入輸出接口進行有效 的問題排查，而且，印制板采用雙層板結構，布局簡潔明了，使用戶能夠很容易的理解信息 處理平臺的硬件結構，使用和調試起來得心應手。
[0012] 本發明的工作過程是：電源由外部輸入直流電壓+3. 3V經過電平轉換電路輸出 3. 3V和2. 5V為單片機處理模塊U3和FPGA處理模塊U4供電。一方面，單片機處理模塊U3 接收外部計算機終端應用軟件通過串口發送的指令，對指令數據進行相應的處理并對計算 機做出應答，然后將處理的數據通過總線或者串口寫入FPGA處理模塊U4, FPGA處理模塊U4 根據寫入的數據進行對應的管腳配置，時鐘輸出或者特殊的信號輸出；另一方面，單片機處 理模塊U3對FPGA處理模塊U4相應地址的數據進行讀取，通過串口獲取底層硬件上傳的串 口數據，并做出相應的處理后，將外部計算機需要的數據通過串口上傳到終端應用軟件。完 成終端應用軟件與底層硬件之間的數據處理與信息交互。
[0013] 總之，本發明采用簡潔明了的分布式布局方式將各個模塊在印制板上進行有序排 列，采用集中的接口將關鍵引腳進行合理的引出，采用合適的芯片進行數據的傳輸和處理， 實現外部計算機與底層硬件之間的良好數據交互。通過以上措施，實現了一種基于自動化 測試的信息處理平臺，具有設計合理、結構緊湊，穩定性好，易于調試、可靠性高等特點。
【專利附圖】
【附圖說明】
[0014] 圖1本發明整體電原理圖； 圖2本發明印制板結構布局圖。
[0015] 圖中符號說明： 1是電平轉換單元； 2是單片機處理單元； 3是FPGA處理單元； 11是輸入輸出接口 J1 ; 12是3. 3V/2. 5V電平轉換模塊U1 ; 13是RS232/CM0S電平互轉模塊U2 ; 31是FPGA處理模塊U4 ; 32是輸出接口 J2。
【具體實施方式】
[0016] 請參閱圖1和圖2所示，為本發明的具體實施例。
[0017] 結合圖1和圖2可見：本發明包括有電平轉換單元1，單片機處理單元2和FPGA處 理單元3相結合構成一個整體，其中： 所述電平轉換單元1，又包括有輸入輸出接口 11，3. 3V/2. 5V電壓轉換模塊12, RS232/ CMOS電平互轉的轉換模塊13 ;且輸入輸出接口 J1的第1腳將外接3. 3電源分3路輸出：第 1路直接與電平轉換模塊U1的第1腳VIN相連接，第2路與單片機處理模塊U3的第64腳 AVCC相連接，第三路與FPGA處理模塊U4的第11腳VDDP相連接；輸入輸出接口 J1的第7 腳和第8腳經排阻分別依次與電平轉換模塊U2的第2腳和第7腳對應相連接。
[0018] 所述的單片機處理單元2,又包括單片機處理模塊U3和外圍排阻電路，單片機處 理模塊U3的第2腳PEI和第3腳ΡΕ0依次分別與電平轉換電路U2的第5腳和第6腳對應 相連接，單片機處理模塊U3的第27腳PD2和第28腳PD3依次分別與FPGA處理模塊U4的 第35腳和第36腳對應相連接。
[0019] 所述的FPGA處理單元3,又包括FPGA處理模塊31和輸出接口 32, FPGA處理模塊 U4的第2腳至9腳依次分別與U3的第44腳至51腳對應相連接，FPGA處理電路U4的10 輸出腳第60腳至第48腳依次分別與J2的第5腳至第17腳對應相連接。
[0020] 值得說明的是，本發明的主要器件型號依次為：單片機處理模塊U3使用 ATmegal28A芯片；FPGA處理模塊使用APA075芯片；電平轉換模塊U1使用ADP3333ARM-2. 5 芯片；電平轉換模塊U2使用MAX238EWG芯片；其余為工業級器件和精加工的自制結構件。
[0021] 以上實施例，僅為本發明較佳實施例，用以說明本發明的技術特征和可實施性；同 時以上的描述，對于熟知本【技術領域】的專業人士應可明了并加以實施，因此，其它在未脫離 本發明所揭示的前提下所完成的等效的改變或修飾，均應包含在本發明的權利要求范圍之 內。
【權利要求】
1. 一種基于自動化測試系統的通用信息處理平臺，包括有電平轉換單元（1)，單片機 處理單元（2)，FPGA處理單元（3)相結合構成一個整體，其特征是：所述的單片機處理單元 (2)，又包括單片機處理模塊U3和外圍排阻電路，單片機處理模塊U3的第2腳PEI和第3 腳PEO依次分別與電平轉換電路U2的第5腳和第6腳對應相連接，單片機處理模塊U3的 第27腳PD2和第28腳PD3依次分別與FPGA處理模塊U4的第35腳和第36腳對應相連接； 單片機處理模塊U3的第44腳至51腳依次分別與FPGA處理模塊U4的第2腳至9腳對應 相連接；用以處理來自外部計算機和FPGA處理模塊U4傳輸過來的數據并處理，處理完成后 對外部計算機做出相應的應答，將關鍵數據或指令發送到FPGA處理模塊U4上完成相應的 功能。
2. 如權利要求1所述的基于自動化測試系統的通用信息處理平臺，其特征是：所述的 FPGA處理單元（3)，又包括FPGA處理模塊U4 (31)和輸出接口 J2 (32)，FPGA處理模塊U4 的10輸出腳第60腳至48腳依次分別與J2的第5腳至17腳對應相連接；用以處理單片機 處理模塊U3傳輸的指令并輸出對應的電平、時鐘或者串口收發等。
3. 如權利要求1所述的基于自動化測試系統的通用信息處理平臺，其特征是： 所述電平轉換單元（1)，又包括有輸入輸出接口 J1 (11)，3. 3V/2. 5V電壓轉換模塊U1 (12)，RS232/CM0S電平互轉的轉換模塊U2 (13);且輸入輸出接口 J1的第1腳將外接3. 3 電源分三路輸出：第一路直接與電平轉換模塊U1的第1腳VIN相連接，第二路與單片機處 理模塊U3的第64腳AVCC相連接，第三路與FPGA處理模塊U4的第11腳VDDP相連接；輸 入輸出接口 J1的第7腳和第8腳經排阻分別依次與電平轉換模塊U2的第2腳和第7腳對 應相連接；用以為單片機處理模塊U3和FPGA處理模塊U4提供工作電壓，為單片機處模塊 U3與外部計算機之間的數據通信提供基礎。
【文檔編號】G06F17/30GK104142988SQ201410361047
【公開日】2014年11月12日 申請日期:2014年7月28日 優先權日:2014年7月28日
【發明者】馬紅春, 黃祥, 白瑞峰, 凡亞偉, 曾袁軍, 吳浩, 李超, 童杰, 李洋, 馬瓊芳, 王漢軍, 鄒功勛, 劉小燕, 禹志華, 夏宇, 徐維, 王博瑋 申請人:武漢中元通信股份有限公司