基于fpga的dsp中斷擴展邏輯系統及中斷擴展方法
【專利摘要】基于FPGA的DSP中斷擴展邏輯系統及中斷擴展方法，涉及嵌入式【技術領域】。它是為了解決采用FPGA擴展DSP外設時不能掛接多個擴展外設的問題。基于FPGA實現的DSP中斷擴展邏輯可以有效地解決通過FPGA擴展DSP外設時多個擴展外設共享1個DSP中斷源的問題。根據擴展外設的多少可以方便地修改中斷擴展邏輯進行匹配，各個擴展外設的中斷優先級判決規則也可方便地修改以適應具體需求。本發明適用于嵌入式【技術領域】。
【專利說明】基于FPGA的DSP中斷擴展邏輯系統及中斷擴展方法
【技術領域】
[0001 ] 本發明涉及嵌入式【技術領域】。
【背景技術】
[0002]目前很多的嵌入式系統均采用DSP+FPGA的架構，盡管DSP處理器已經可以在器件中提供了適當的外設組合，但在設計中還是經常需要實現定制外設，而與DSP處理器相配合的FPGA可以實現新外設的擴展，提供外設升級所需要的靈活性。由于一般情況下DSP的外部中斷源比較有限，對于FPGA實現的擴展外設，在作為從設備向DSP發起中斷的時候，若每個擴展外設都占用一個單獨的DSP外部中斷源，則往往不能夠滿足實際需求。因此，需要一種更有效地利用DSP外部中斷源的方法，以盡可能地支持掛接更多擴展外設，且最好這種方法簡單易行，便于在FPGA中實現。
【發明內容】
[0003]本發明是為了解決采用FPGA擴展DSP外設時不能掛接多個擴展外設的問題，從而提供了一種基于FPGA的DSP中斷擴展邏輯系統及中斷擴展方法。
[0004]基于FPGA的DSP中斷擴展邏輯系統，它包括DSPl和FPGA2，DSPl和FPGA2之間通過外部存儲器連接接口連接；
[0005]FPGA2包括DSP接口邏輯模塊2_1和η個擴展外設2_2，η為正整數，每個擴展外設2-2均通過一個存儲總線和一個中斷信號與DSP接口邏輯模塊2-1進行數據交互；
[0006]DSP接口邏輯模塊2-1包括地址空間訪問邏輯模塊2-11和中斷擴展邏輯模塊2-12 ；
[0007]地址空間訪問邏輯模塊2-11用于分配各個擴展外設2-2的地址空間并管理DSPl對各個擴展外設2-2地址空間的讀寫訪問操作，中斷擴展邏輯模塊2-12用于管理η個擴展外設2-2向DSPl發起中斷信號。
[0008]基于FPGA的DSP中斷擴展方法，用于在輸入的中斷信號觸發時對中斷請求進行寄存，將寄存的中斷請求狀態送往中斷優先判決邏輯模塊2-122進行處理，接收中斷清除寄存器邏輯模塊2-124的控制，對中斷請求狀態寄存值進行清除的步驟；
[0009]用于實現多路中斷信號優先級的判決，接收中斷信號懸掛邏輯模塊2-121寄存的中斷請求狀態，以及經中斷屏蔽寄存器邏輯模塊2-123輸出的中斷屏蔽信號進行屏蔽，以及進行優先級判決后，得到勝出中斷信號，送往中斷狀態寄存器邏輯模塊2-125的步驟；
[0010]用于對各路輸入中斷進行屏蔽的控制，以及將各路輸入中斷進行屏蔽的控制信號，送往中斷優先級判決邏輯模塊2-122的步驟；
[0011]用于各路輸入中斷進行清除，將各路輸入中斷進行清除的控制信號，送往中斷狀態寄存器邏輯模塊2-125和中斷信號懸掛邏輯模塊2-121的步驟；
[0012]用于根據優先級判優勝出的中斷信號更新中斷狀態，接收中斷優先級判決邏輯模塊2-122輸出的勝出中斷信號，并提供給中斷寄存器訪問控制邏輯模塊2-128進行讀取；以及產生控制信號，控制中斷信號產生邏輯模塊2-127產生中斷觸發信號；在中斷清除寄存器邏輯模塊2-124的中斷清除信號控制下，中斷狀態寄存器邏輯模塊2-125清除當前的中斷狀態的步驟；
[0013]用于控制中斷產生與處理的過程，中斷狀態寄存器邏輯模塊2-125進入有效的中斷狀態時，用于判斷DSPl能夠是否接收中斷信號，判斷結果為是，則中斷狀態寄存器邏輯模塊2-125控制中斷信號產生邏輯模塊2-127向DSPl產生中斷；判斷結果為否，則控制中斷狀態寄存器邏輯模塊2-125進行等待，直至DSPl通過中斷寄存器訪問控制邏輯模塊2-128告知前一次的中斷已經處理完成的步驟；
[0014]用于產生有效的中斷信號觸發，將有效的中斷信號觸發DSPl進入中斷處理過程的步驟；
[0015]用于為中斷擴展邏輯模塊2-12提供一個可供DSPl訪問的寄存器空間，使DSPl設置各路中斷的屏蔽狀態，在進入中斷處理過程后獲取及清除中斷狀態，DSPl在完成中斷處理過程后對中斷寄存器訪問控制邏輯模塊2-128的寫操作還會產生信號，以及中斷處理狀態控制邏輯模塊2-126DSP1繼續接收中斷的步驟。
[0016]本發明的有益效果是:基于FPGA實現的DSP中斷擴展邏輯可以有效地解決通過FPGA擴展DSP外設時多個擴展外設共享I個DSP中斷源的問題。根據擴展外設的多少可以方便地修改中斷擴展邏輯進行匹配，各個擴展外設的中斷優先級判決規則也可方便地修改以適應具體需求。
【專利附圖】
【附圖說明】
[0017]圖1為基于FPGA的DSP中斷擴展邏輯系統的整體結構圖；
[0018]圖2為DSP接口邏輯2-1的內部結構圖；
[0019]圖3為中斷擴展邏輯2-12的內部結構圖。
【具體實施方式】
[0020]【具體實施方式】一:下面結合圖1和圖2說明本實施方式，本實施方式所述的基于FPGA的DSP中斷擴展邏輯系統，它包括DSPl和FPGA2，DSP1和FPGA2之間通過外部存儲器連接接口連接；
[0021]FPGA2包括DSP接口邏輯模塊2_1和η個擴展外設2_2，η為正整數，每個擴展外設2-2均通過一個存儲總線和一個中斷信號與DSP接口邏輯模塊2-1進行數據交互；
[0022]DSP接口邏輯模塊2-1包括地址空間訪問邏輯模塊2-11和中斷擴展邏輯模塊2-12 ；
[0023]地址空間訪問邏輯模塊2-11用于分配各個擴展外設2-2的地址空間并管理DSPl對各個擴展外設2-2地址空間的讀寫訪問操作，中斷擴展邏輯模塊2-12用于管理η個擴展外設2-2向DSPl發起中斷信號。
[0024]【具體實施方式】二:下面結合圖3說明本實施方式，本實施方式對具體實施一所述的基于FPGA的DSP中斷擴展邏輯系統作進一步限定，本實施方式中，中斷擴展邏輯模塊2-12包括中斷信號懸掛邏輯模塊2-121、中斷優先級判決邏輯模塊2-122、中斷屏蔽寄存器邏輯模塊2-123、中斷清除寄存器邏輯模塊2-124、中斷狀態寄存器邏輯模塊2-125、中斷處理狀態控制邏輯模塊2-126、中斷信號產生邏輯模塊2-127和中斷寄存器訪問控制邏輯模塊 2-128 ；
[0025]中斷信號懸掛邏輯模塊2-121用于實現對各路輸入中斷信號的懸掛，用于在輸入的中斷信號觸發時對中斷請求進行寄存，還用于將寄存的中斷請求狀態送往中斷優先判決邏輯模塊2-122進行處理，接收中斷清除寄存器邏輯模塊2-124的控制，對中斷請求狀態寄存值進行清除；
[0026]中斷優先級判決邏輯模塊2-122用于實現多路中斷信號優先級的判決，接收中斷信號懸掛邏輯模塊2-121寄存的中斷請求狀態，還用于經中斷屏蔽寄存器邏輯模塊2-123輸出的中斷屏蔽信號進行屏蔽，還用于進行優先級判決后，得到勝出中斷信號，送往中斷狀態寄存器邏輯模塊2-125 ；
[0027]中斷屏蔽寄存器邏輯模塊2-123用于對各路輸入中斷進行屏蔽的控制，還用于將各路輸入中斷進行屏蔽的控制信號，送往中斷優先級判決邏輯模塊2-122 ；
[0028]中斷清除寄存器邏輯模塊2-124用于各路輸入中斷進行清除，將各路輸入中斷進行清除的控制信號，送往中斷狀態寄存器邏輯模塊2-125和中斷信號懸掛邏輯模塊2-121 ；
[0029]中斷狀態寄存器邏輯模塊2-125用于根據優先級判優勝出的中斷信號更新中斷狀態，用于接收中斷優先級判決邏輯模塊2-122輸出的勝出中斷信號，還用于提供給中斷寄存器訪問控制邏輯模塊2-128進行讀取；還用于產生控制信號，控制中斷信號產生邏輯模塊2-127產生中斷觸發信號；還用于在中斷清除寄存器邏輯模塊2-124的中斷清除信號控制下，中斷狀態寄存器邏輯模塊2-125清除當前的中斷狀態；
[0030]中斷處理狀態控制邏輯模塊2-126用于控制中斷產生與處理的過程，中斷狀態寄存器邏輯模塊2-125進入有效的中斷狀態時，用于判斷DSPl能夠是否接收中斷信號，判斷結果為是，則中斷狀態寄存器邏輯模塊2-125控制中斷信號產生邏輯模塊2-127向DSPl產生中斷；判斷結果為否，則控制中斷狀態寄存器邏輯模塊2-125進行等待，直至DSPl通過中斷寄存器訪問控制邏輯模塊2-128告知前一次的中斷已經處理完成；
[0031]中斷信號產生邏輯模塊2-127用于產生有效的中斷信號觸發，將有效的中斷信號觸發DSPl進入中斷處理過程；
[0032]中斷寄存器訪問控制邏輯模塊2-128用于為中斷擴展邏輯模塊2-12提供一個可供DSPl訪問的寄存器空間，使DSPl設置各路中斷的屏蔽狀態，還用于在進入中斷處理過程后獲取及清除中斷狀態，DSPl在完成中斷處理過程后對中斷寄存器訪問控制邏輯模塊2-128的寫操作還會產生信號，還用于中斷處理狀態控制邏輯模塊2-126DSP1繼續接收中斷。
[0033]【具體實施方式】三:本實施方式所述的基于FPGA的DSP中斷擴展邏輯系統，本實施方式中，η = 3。
[0034]【具體實施方式】四:本實施方式所述的基于FPGA的DSP中斷擴展方法，本實施方式中，該方法通過以下步驟實現:
[0035]用于在輸入的中斷信號觸發時對中斷請求進行寄存，將寄存的中斷請求狀態送往中斷優先判決邏輯模塊2-122進行處理，接收中斷清除寄存器邏輯模塊2-124的控制，對中斷請求狀態寄存值進行清除的步驟；
[0036]用于實現多路中斷信號優先級的判決，接收中斷信號懸掛邏輯模塊2-121寄存的中斷請求狀態，以及經中斷屏蔽寄存器邏輯模塊2-123輸出的中斷屏蔽信號進行屏蔽，以及進行優先級判決后，得到勝出中斷信號，送往中斷狀態寄存器邏輯模塊2-125的步驟；
[0037]用于對各路輸入中斷進行屏蔽的控制，以及將各路輸入中斷進行屏蔽的控制信號，送往中斷優先級判決邏輯模塊2-122的步驟；
[0038]用于各路輸入中斷進行清除，將各路輸入中斷進行清除的控制信號，送往中斷狀態寄存器邏輯模塊2-125和中斷信號懸掛邏輯模塊2-121的步驟；
[0039]用于根據優先級判優勝出的中斷信號更新中斷狀態，接收中斷優先級判決邏輯模塊2-122輸出的勝出中斷信號，并提供給中斷寄存器訪問控制邏輯模塊2-128進行讀取；以及產生控制信號，控制中斷信號產生邏輯模塊2-127產生中斷觸發信號；在中斷清除寄存器邏輯模塊2-124的中斷清除信號控制下，中斷狀態寄存器邏輯模塊2-125清除當前的中斷狀態的步驟；
[0040]用于控制中斷產生與處理的過程，中斷狀態寄存器邏輯模塊2-125進入有效的中斷狀態時，用于判斷DSPl能夠是否接收中斷信號，判斷結果為是，則中斷狀態寄存器邏輯模塊2-125控制中斷信號產生邏輯模塊2-127向DSPl產生中斷；判斷結果為否，則控制中斷狀態寄存器邏輯模塊2-125進行等待，直至DSPl通過中斷寄存器訪問控制邏輯模塊2-128告知前一次的中斷已經處理完成的步驟；
[0041]用于產生有效的中斷信號觸發，將有效的中斷信號觸發DSPl進入中斷處理過程的步驟；
[0042]用于為中斷擴展邏輯模塊2-12提供一個可供DSPl訪問的寄存器空間，使DSPl設置各路中斷的屏蔽狀態，在進入中斷處理過程后獲取及清除中斷狀態，DSPl在完成中斷處理過程后對中斷寄存器訪問控制邏輯模塊2-128的寫操作還會產生信號，以及中斷處理狀態控制邏輯模塊2-126DSP1繼續接收中斷的步驟。
[0043]擴展外設2-2向DSPl發起一次中斷包括以下步驟:
[0044]步驟一、擴展外設2-2嘗試向DSP發起中斷信號；
[0045]步驟二、中斷信號懸掛邏輯2-121檢測到有效的中斷請求信號，對中斷請求進行寄存；
[0046]步驟三、中斷請求信號在優先級判別中勝出，被傳遞給中斷狀態寄存器邏輯2-125 ；
[0047]步驟四、中斷處理狀態控制邏輯2-126判斷DSPl可以接受中斷信號，允許中斷狀態寄存器邏輯2-125接收中斷信號；
[0048]步驟五、中斷狀態寄存器邏輯2-125產生信號控制中斷信號產生邏輯2-127產生中斷觸發信號，通過DSPl的中斷源使DSPl進入中斷處理過程；
[0049]步驟六、中斷處理狀態控制邏輯2-126判斷DSPl不可以繼續接受中斷信號，禁止中斷狀態寄存器邏輯2-125接收新的中斷信號；
[0050]步驟七、DSPl進入中斷處理過程后，讀取中斷狀態寄存器的信號數據，獲知觸發中斷的擴展外設2-2的數據信號；
[0051]步驟八、DSPl進行與擴展外設2-2中斷相關的事務處理，并通過寫入中斷清除寄存器清除本次中斷；
[0052]步驟九、中斷清除寄存器邏輯2-124發起信號清除中斷信號懸掛邏輯2-121所寄存的中斷請求信號，并清除中斷狀態寄存器的中斷狀態；
[0053]步驟十、中斷處理狀態控制邏輯2-126判斷DSPl可以接受中斷信號，允許中斷狀態寄存器邏輯2-125對中斷狀態進行更新，開始新的中斷觸發過程。
[0054]工作原理:待發起中斷請求的擴展外設2-2需首先檢查其地址空間的中斷使能寄存器，確定DSPl已使能該擴展外設2-2可以對其產生中斷。然后，通過寫中斷產生寄存器產生中斷請求信號，嘗試向DSPl發起中斷。
[0055]此處假定擴展外設12-21、擴展外設22-22和擴展外設32_23是三個被允許向DSPl發起中斷的擴展外設2-2，并且假定擴展外設12-21和擴展外設22-22先發起中斷請求，擴展外設32-23后發起中斷請求。同時，還假定擴展外設12-21、擴展外設22-22和擴展外設32-23的中斷請求均未被DSPl屏蔽。
[0056]擴展外設12-21和擴展外設22-22的中斷請求信號先傳遞至中斷擴展邏輯2_12。中斷信號懸掛邏輯2-121檢測到有效的中斷請求信號，對中斷請求進行寄存。經寄存的擴展外設12-21和擴展外設22-22的中斷請求狀態被送往中斷優先判決邏輯。由于擴展外設12-21和擴展外設22-22請求均未被DSPl屏蔽，二者均參與優先級判別。假定擴展外設12-21在判決中勝出，則擴展外設12-21的中斷請求信號被傳遞給中斷狀態寄存器邏輯2-125。此時中斷處理狀態控制邏輯2-126判斷DSPl此時可以接受中斷，因此允許中斷狀態寄存器邏輯2-125接受勝出的擴展外設12-21的中斷信號。中斷狀態寄存器邏輯2-125在接受勝出的擴展外設12-21的中斷信號后，產生信號控制中斷信號產生邏輯2-127產生中斷觸發信號，通過DSPl的特定中斷源使DSPl進入中斷處理過程。與此同時，中斷處理狀態控制邏輯2-126判斷DSPl此時不可以接受新的中斷，不再允許中斷狀態寄存器邏輯2-125對中斷狀態進行更新。假定擴展外設32-23此時發起中斷請求，則擴展外設32-23的中斷請求信號可以順利進入中斷優先級判決邏輯2-122，但此時的勝出中斷信號已無法再影響中斷狀態寄存器邏輯2-125。
[0057]DSPl進入中斷處理過程后，首先訪問中斷擴展邏輯2-12的地址空間，讀取中斷狀態寄存器。中斷寄存器訪問控制邏輯2-128將中斷狀態寄存器邏輯2-125提供的中斷狀態返回，DSPl獲知觸發中斷的是擴展外設12-21。隨后DSPl訪問擴展外設12-21的地址空間，禁用其中斷使能寄存器，防止擴展外設12-21繼續向DSPl產生中斷請求信號。在完成上述步驟后，DSPl進行與擴展外設12-21中斷相關的事務處理。在完成后，DSPl訪問中斷擴展邏輯2-12的地址空間，通過寫入中斷清除寄存器清除本次中斷。最后，DSPl訪問擴展外設12-21的地址空間，使能其中斷使能寄存器，以允許擴展外設12-21繼續向DSPl產生中斷請求信號，完成擴展外設12-21的中斷處理過程。
[0058]在DSPl嘗試寫入中斷清除寄存器清除本次中斷時，中斷清除寄存器邏輯2-124發起信號清除中斷信號懸掛邏輯2-121所寄存的擴展外設12-21的中斷請求信號，并清除中斷狀態寄存器的中斷狀態。中斷處理狀態控制邏輯2-126檢測到DSPl清除本次中斷后，判斷DSPl此時可以接受中斷，恢復允許中斷狀態寄存器邏輯2-125對中斷狀態進行更新。隨后，中斷信號懸掛邏輯2-121所寄存的擴展外設22-22和擴展外設32-23的中斷請求信號經中斷優先級判決邏輯2-122得到勝出中斷信號，繼續一次新的中斷觸發過程。
【權利要求】
1.基于FPGA的DSP中斷擴展邏輯系統，其特征在于:它包括DSP(I)和FPGA(2)，DSP(I)和FPGA(2)之間通過外部存儲器連接接口連接； FPGA (2)包括DSP接口邏輯模塊(2-1)和η個擴展外設(2_2)，η為正整數，每個擴展外設(2-2)均通過一個存儲總線和一個中斷信號與DSP接口邏輯模塊(2-1)進行數據交互； DSP接口邏輯模塊(2-1)包括地址空間訪問邏輯模塊(2-11)和中斷擴展邏輯模塊(2-12)； 地址空間訪問邏輯模塊(2-11)用于分配各個擴展外設(2-2)的地址空間并管理DSP(I)對各個擴展外設(2-2)地址空間的讀寫訪問操作，中斷擴展邏輯模塊(2-12)用于管理η個擴展外設(2-2)向DSP(I)發起中斷信號。
2.根據權利要求1所述的基于FPGA的DSP中斷擴展系統，其特征在于:中斷擴展邏輯模塊(2-12)包括中斷信號懸掛邏輯模塊(2-12 1)、中斷優先級判決邏輯模塊(2-122)、中斷屏蔽寄存器邏輯模塊(2-123)、中斷清除寄存器邏輯模塊(2-124)、中斷狀態寄存器邏輯模塊(2-125)、中斷處理狀態控制邏輯模塊(2-126)、中斷信號產生邏輯模塊(2-127)和中斷寄存器訪問控制邏輯模塊(2-128)； 中斷信號懸掛邏輯模塊(2-121)用于實現對各路輸入中斷信號的懸掛，用于在輸入的中斷信號觸發時對中斷請求進行寄存，還用于將寄存的中斷請求狀態送往中斷優先判決邏輯模塊(2-122)進行處理，接收中斷清除寄存器邏輯模塊(2-124)的控制，對中斷請求狀態寄存值進行清除； 中斷優先級判決邏輯模塊(2-122)用于實現多路中斷信號優先級的判決，接收中斷信號懸掛邏輯模塊(2-121)寄存的中斷請求狀態，還用于經中斷屏蔽寄存器邏輯模塊(2-123)輸出的中斷屏蔽信號進行屏蔽，還用于進行優先級判決后，得到勝出中斷信號，送往中斷狀態寄存器邏輯模塊(2-125)； 中斷屏蔽寄存器邏輯模塊(2-123)用于對各路輸入中斷進行屏蔽的控制，還用于將各路輸入中斷進行屏蔽的控制信號，送往中斷優先級判決邏輯模塊(2-122)； 中斷清除寄存器邏輯模塊(2-124)用于各路輸入中斷進行清除，將各路輸入中斷進行清除的控制信號，送往中斷狀態寄存器邏輯模塊(2-125)和中斷信號懸掛邏輯模塊(2-121)； 中斷狀態寄存器邏輯模塊(2-125)用于根據優先級判優勝出的中斷信號更新中斷狀態，用于接收中斷優先級判決邏輯模塊(2-122)輸出的勝出中斷信號，還用于提供給中斷寄存器訪問控制邏輯模塊(2-128)進行讀取；還用于產生控制信號，控制中斷信號產生邏輯模塊(2-127)產生中斷觸發信號；還用于在中斷清除寄存器邏輯模塊(2-124)的中斷清除信號控制下，中斷狀態寄存器邏輯模塊(2-125)清除當前的中斷狀態； 中斷處理狀態控制邏輯模塊(2-126)用于控制中斷產生與處理的過程，中斷狀態寄存器邏輯模塊(2-125)進入有效的中斷狀態時，用于判斷DSP(I)能夠是否接收中斷信號，判斷結果為是，則中斷狀態寄存器邏輯模塊(2-125)控制中斷信號產生邏輯模塊(2-127)向DSP(I)產生中斷；判斷結果為否，則控制中斷狀態寄存器邏輯模塊(2-125)進行等待，直至DSP(I)通過中斷寄存器訪問控制邏輯模塊(2-128)告知前一次的中斷已經處理完成； 中斷信號產生邏輯模塊(2-127)用于產生有效的中斷信號觸發，將有效的中斷信號觸發DSP (I)進入中斷處理過程；中斷寄存器訪問控制邏輯模塊(2-128)用于為中斷擴展邏輯模塊(2-12)提供一個可供DSP(I)訪問的寄存器空間，使DSP(I)設置各路中斷的屏蔽狀態，還用于在進入中斷處理過程后獲取及清除中斷狀態，DSP(I)在完成中斷處理過程后對中斷寄存器訪問控制邏輯模塊(2-128)的寫操作還會產生信號，還用于中斷處理狀態控制邏輯模塊(2-126)DSP(l)繼續接收中斷。
3.根據權利要求1所述的基于FPGA的DSP中斷擴展邏輯系統，其特征在于:n= 3。
4.基于權利要求2所述的基于FPGA的DSP中斷擴展方法，其特征在于:該方法通過以下步驟實現: 用于在輸入的中斷信號觸發時對中斷請求進行寄存，將寄存的中斷請求狀態送往中斷優先判決邏輯模塊(2-122)進行處理，接收中斷清除寄存器邏輯模塊(2-124)的控制，對中斷請求狀態寄存值進行清除的步驟；用于實現多路中斷信號優先級的判決，接收中斷信號懸掛邏輯模塊(2-121)寄存的中斷請求狀態，以及經中斷屏蔽寄存器邏輯模塊(2-123)輸出的中斷屏蔽信號進行屏蔽，以及進行優先級判決后，得到勝出中斷信號，送往中斷狀態寄存器邏輯模塊(2-125)的步驟；用于對各路輸入中斷進行屏蔽的控制，以及將各路輸入中斷進行屏蔽的控制信號，送往中斷優先級判決邏輯模塊(2-122)的步驟； 用于各路輸入中斷進行清除，將各路輸入中斷進行清除的控制信號，送往中斷狀態寄存器邏輯模塊(2-125 )和中斷信號懸掛邏輯模塊(2-121)的步驟； 用于根據優先級判優勝出的中斷信號更新中斷狀態，接收中斷優先級判決邏輯模塊(2-122)輸出的勝出中斷信號，并提供給中斷寄存器訪問控制邏輯模塊(2-128)進行讀取；以及產生控制信號，控制中斷信號產生邏輯模塊(2-127)產生中斷觸發信號；在中斷清除寄存器邏輯模塊(2-124)的中斷清除信號控制下，中斷狀態寄存器邏輯模塊(2-125)清除當前的中斷狀態的步驟； 用于控制中斷產生與處理的過程，中斷狀態寄存器邏輯模塊(2-125)進入有效的中斷狀態時，用于判斷DSP(I)能夠是否接收中斷信號，判斷結果為是，則中斷狀態寄存器邏輯模塊(2-125)控制中斷信號產生邏輯模塊(2-127)向DSP(I)產生中斷；判斷結果為否，則控制中斷狀態寄存器邏輯模塊(2-125)進行等待，直至DSP(I)通過中斷寄存器訪問控制邏輯模塊(2-128)告知前一次的中斷已經處理完成的步驟； 用于產生有效的中斷信號觸發，將有效的中斷信號觸發DSP(I)進入中斷處理過程的步驟； 用于為中斷擴展邏輯模塊(2-12)提供一個可供DSP(I)訪問的寄存器空間，使DSP(I)設置各路中斷的屏蔽狀態，在進入中斷處理過程后獲取及清除中斷狀態，DSP(I)在完成中斷處理過程后對中斷寄存器訪問控制邏輯模塊(2-128)的寫操作還會產生信號，以及中斷處理狀態控制邏輯模塊(2-126)DSP(l)繼續接收中斷的步驟。
【文檔編號】G06F13/40GK104021106SQ201410276397
【公開日】2014年9月3日 申請日期:2014年6月19日 優先權日:2014年6月19日
【發明者】王彬彬, 魯恩萌, 王強, 杜玲, 廖小海, 尹孟征, 洪學寰, 劉義鵬 申請人:哈爾濱工業大學