封裝上多處理器接地參考單端互連的制作方法
【專利摘要】提供了封裝上多處理器接地參考單端互連。一種包括多芯片模塊（MCM）的互連芯片的系統，包括第一處理器芯片、第二處理器芯片以及配置為包括第一處理器芯片、第二處理器芯片和互連電路的MCM封裝。第一處理器芯片配置為包括第一接地參考單端信令（GRS）接口電路。第一電氣線路集制作在MCM封裝內并配置為將第一GRS接口電路耦連到互連電路。第二處理器芯片配置為包括第二GRS接口電路。第二電氣線路集制作在MCM封裝內并配置為將第二GRS接口電路耦連到互連電路。
【專利說明】封裝上多處理器接地參考單端互連
[0001]權利聲明
[0002]本申請根據由DARPA所授予的第HR0011-10-9-0008號協議在美國政府支持下做出。美國政府具有本發明中的某些權利。本申請是于2013年3月15日所提交的第13/844，570號(代理人案號為NVIDP811/SC-13-0072-US1)的美國申請的部分接續申請案，其全部內容通過援引的方式并入本文。
【技術領域】
[0003]本發明涉及多處理器架構，并且更具體地，涉及封裝上(on-package)多處理器接地參考單端互連。
【背景技術】
[0004]連續幾代的計算系統典型地要求性能和集成的等級不斷提高。典型的計算系統包括中央處理單元(CPU)、圖形處理單元(GPU)、高容量存儲器子系統以及接口子系統的集合。接口子系統的集合可配置為與其他設備進行通信，所述其他設備包括提供用戶交互的設備、提供物理測量的設備以及對存儲系統和其他計算系統提供連通性的設備。
[0005]常規計算系統典型地通過在單個裸片或“芯片”上實現數目不斷增加的處理核心來達到性能和集成的較高等級。附加的高速緩存存儲器也可以被添加到每個處理核心并且作為由多個處理核心所共享的資源。因為更多CPU核心、GPU核心、片上高速緩存存儲器以及附加的接口塊被集成到單個處理器芯片中，所以用于多核心設備的裸片面積的量度一直隨著時間而增加。將多個處理核心和其他子系統集成到單個裸片上的一個優勢在于，可通過縮放常規設計技術以及利用使能較大電路密度的制作技術的進步來達到高性能。
[0006]然而，簡單地將更多處理核心集成到單個芯片上的一個劣勢在于，芯片的制造成本典型地就裸片面積而言不成比例地增加，這增加與每個附加的處理核心相關聯的邊際成本。更特別地，給定芯片的制造成本典型地是芯片的裸片面積的強函數。在許多情況下，與高度集成的多核心處理器相關聯的裸片面積遠遠高于特性成本拐點(knee)，這導致與多核心處理器相關聯的不成比例的成本低效。可替代地，計算系統可由多個獨立封裝的處理設備來建立；然而，常規芯片對芯片信令技術無法高效地支持與高度集成的多核心設備所共同關聯的多處理性能目標。
[0007]因此，存在對于改進信令和/或與現有技術相關聯的其他問題的需要。
【發明內容】
[0008]公開了包括多芯片模塊(MCM)的互連芯片的系統。系統包括第一處理器芯片、第二處理器芯片以及配置為包括第一處理器芯片、第二處理器芯片和互連電路的MCM封裝。第一處理器芯片配置為包括第一接地參考單端信令(GRS)接口電路。第一電氣線路(trace)集制作在MCM封裝內并配置為將第一 GRS接口電路耦連到互連電路。第二處理器芯片配置為包括第二 GRS接口電路。第二電氣線路集制作在MCM封裝內并配置為將第二 GRS接口電路耦連到互連電路。
【專利附圖】
【附圖說明】
[0009]圖1A示出根據一個實施例的接地參考單端信令(GRS)系統，其基于飛跨電容器電荷泵實現GRS傳送器；
[0010]圖1B示出根據一個實施例的、預充電狀態和兩個不同的數據依賴型驅動狀態中的數據驅動器的操作；
[0011]圖1C示出根據一個實施例的、基于雙電容器式電荷泵實現GRS傳送器的GRS系統；
[0012]圖1D示出根據一個實施例的、預充電狀態中的數據驅動器的操作；
[0013]圖1E示出根據一個實施例的、不同的數據依賴型驅動狀態中的數據驅動器的操作；
[0014]圖1F示出根據一個實施例的、基于飛跨電容器電荷泵的接地參考單端數據驅動器的操作；
[0015]圖1G示出根據一個實施例的、基于雙電容器式電荷泵的接地參考單端數據驅動器的操作；
[0016]圖2A示出根據一個實施例的示例性接地參考單端接收器；
[0017]圖2B示出根據一個實施例的、配置為解多路復用傳入數據的示例性接地參考單端接收器；
[0018]圖3示出根據一個實施例的、配置為實現接地參考單端信令的示例性收發器對；
[0019]圖4A示出根據一個實施例的、包括CMOS電路的接地參考單端數據驅動器；
[0020]圖4B示出根據一個實施例的、與對數據值O進行驅動相關聯的預充電狀態中的接地參考單端數據驅動器；
[0021]圖4C示出根據一個實施例的、與對數據值I進行驅動相關聯的預充電狀態中的接地參考單端數據驅動器；
[0022]圖4D示出根據一個實施例的、驅動狀態中的接地參考單端數據驅動器；
[0023]圖5A示出根據一個實施例的、包括接地參考單端數據驅動器的兩個實例的接地參考單端傳送器；
[0024]圖5B示出根據一個實施例的、用于包括兩個接地參考單端數據驅動器的接地參考單端傳送器的時序；
[0025]圖5C示出根據一個實施例的、用于生成接地參考單端信號的方法的流程圖；
[0026]圖6A不出根據一個實施例的、實現為多芯片模塊的多處理器系統；
[0027]圖6B示出根據一個實施例的、實現為多芯片模塊的經直接連接的多處理器系統；
[0028]圖6C示出根據一個實施例的、實現為多芯片模塊的經集線器連接的多處理器系統；
[0029]圖6D示出根據一個實施例的、實現為多芯片模塊的經網絡連接的多處理器系統；以及
[0030]圖7示出在其中可實現各先前實施例的各架構和/或功能性的示例性系統。
【具體實施方式】
[0031 ] 提供了用于在組成封裝上系統(system-on-package )設備的不同芯片之間的高速單端信令的技術。接地參考驅動器傳送具有由相應邏輯狀態所確定的極性的脈沖。脈沖穿過信號路徑并且由接地參考放大器接收，所述接地參考放大器放大脈沖用于解釋為常規邏輯信號。一組接地參考驅動器和接地參考放大器實現高速接口，所述高速接口配置為將組成封裝上系統設備的不同芯片互連。由接地參考信令所使能的高速通信有利地改進封裝上系統設備內的不同芯片之間的帶寬，這相比由常規信令技術所提供的系統使能更高性能和更高密度的系統。
[0032]本發明的實施例實現包括多個不同處理器芯片、一個或多個存儲器芯片以及耦連到多芯片封裝的特定于特征的芯片的系統。不同芯片之間的互連通過多芯片封裝來路由。互連中的至少一個配置為實現接地參考單端信令(GRS)鏈路，描述如下。
[0033]GRS數據驅動器實現配置為在相關聯的信號線上傳送接地參考脈沖的電荷泵驅動器。在一個實現方案中，正電荷的脈沖指示邏輯1，而負電荷的脈沖指示邏輯O。電荷泵驅動器獨立于所傳送的數據通過迫使瞬態信號電流和接地電流被本地平衡以及通過每半個時鐘周期從電源拉動恒定量的電荷來消除與單端信令共同關聯的同步開關噪聲(SSN)。脈沖由配置為將本地接地信號用作輸入參考的共柵極放大器級接收和放大。該配置對共模噪聲提供大量免疫，該共模噪聲為單端信令中的傳送錯誤的主要來源。第二放大器級將給定的所接收脈沖轉譯成全擺幅邏輯電壓，這允許所接收脈沖被常規邏輯電路適當地解釋為一個或兩個邏輯狀態。在一個實施例中，GRS接收器包括共柵極放大器級、第二放大器級以及配置為在交替的時鐘相位期間采集所接收數據的兩個存儲元件，諸如觸發器。
[0034]GRS收發器包括GRS數據驅動器和GRS接收器。GRS收發器通過GRS數據驅動器傳送出站數據并且通過GRS接收器接收入站數據。等時(isochronous) GRS收發器還可以傳送具有對于出站數據的固定相位關系的計時信息以及接收具有對于入站數據的固定相位關系的計時信息。GRS互連包括兩個不同GRS收發器，其通過制造在共同的多芯片模塊封裝內的電氣線路耦連。
[0035]圖1A示出根據一個實施例的、基于飛跨電容器電荷泵實現GRS傳送器110的接地參考單端信令(GRS)系統100。GRS系統100包括GRS傳送器110、包括信號線105和接地網絡107的傳送路徑、以及GRS接收器130。在一個實施例中，GRS傳送器110包括兩個數據驅動器112、114。輸入數據信號DO和Dl基于時鐘信號CLK而呈現到GRS傳送器110。數據驅動器112配置為采集與輸入DO相關聯的邏輯狀態以及當CLK為低時以與輸入DO的邏輯狀態相應的脈沖將輸出信號Voutlie驅動到信號線105上。類似地，數據驅動器114配置為采集與輸入Dl相關聯的邏輯狀態以及當CLK為高時以與Dl的邏輯狀態相應的脈沖將輸出信號Voutll6驅動到信號線105上。沿信號線105形成與來自輸入DO和Dl的輸入數據序列相應的脈沖序列。脈沖序列以接地作為參考，其具有可以比常規邏輯電壓擺幅更低的電壓擺幅。GRS接收器130配置為放大來自信號線105的傳入的脈沖序列并且將脈沖轉譯到常規邏輯電壓擺幅，因此脈沖可以適當地解釋為放大器輸出信號132上的邏輯信號。例如，沿信號線105的脈沖序列可具有加或減一百毫伏的標稱振幅，而如果耦連到放大器輸出信號132的邏輯操作在一千二百毫伏正供電軌上,那么放大器輸出信號132就地而言可具有相應的一千二百毫伏到零伏的電壓擺幅。
[0036]在一個實施例中，GRS傳送器110制造在傳送器芯片上，并且GRS接收器130制造在與傳送器芯片相異的接收器芯片上。墊120包括配置為將輸出信號Voutlie從傳送器芯片耦連到信號線105的結合墊，信號線105制造為多芯片模塊(MCM)封裝190內的阻抗控制的線路。墊122包括配置為將傳送器芯片內的本地接地信號耦連到制造在MCM封裝190內的接地網絡107的結合墊。類似地，墊124包括配置為將信號線105耦連到用于接收器芯片內的GRS接收器130的輸入信號的結合墊，并且墊126包括配置為將接地網絡107耦連到接收器芯片內的本地接地的結合墊。終端電阻RTx耦連在輸出信號Voutll6與傳送器芯片內的本地接地之間以吸收傳入信號，諸如反射或感應噪聲信號。終端電阻RRx跨到GRS接收器130的輸入耦連以類似地吸收接收器芯片處的傳入信號。
[0037]數據驅動器112包括電容器CO以及開關SOl到S06。開關SOl使電容器CO的第一節點能夠耦連到正供電軌，而開關S02使電容器CO的第二節點能夠耦連到本地接地網。開關SOl和S02在當CLK等于邏輯“I”值時所定義的用于數據驅動器112的預充電狀態期間是活動的(閉合的)。開關S03使電容器CO的第一節點能夠耦連到GND，而開關S06使電容器CO的第二節點能夠耦連到GND。開關S04使電容器CO的第一節點能夠耦連到Voutll6，而開關S05使電容器CO的第二節點能夠耦連到Voutll6。當CLK等于邏輯“O”值時，開關S04和S06當數據驅動器112將邏輯“I”值驅動到Voutll6時是活動的，或者S03和S05當數據驅動器112將邏輯“O”值驅動到Voutlie時是活動的。數據驅動器114包括大致同樣的電路拓撲，以對CLK的反相的感測，使得數據驅動器114當CLK等于邏輯“O”值時處于預充電狀態以及當CLK等于邏輯“I”值時驅動Vout116。
[0038]在一個實施例中，開關SOl到S06以及開關Sll到S16使用單片互補金屬氧化物半導體(CMOS)器件制造，諸如增強型η溝道和P溝道場效應晶體管。可以實現任何技術上可行的邏輯電路拓撲來將開關S01-S06以及開關S11-S16驅動到各自地活動或不活動狀態中而不脫離本發明的實施例的范圍和精神。
[0039]圖1B示出根據一個實施例的、預充電狀態和兩個不同的數據依賴型驅動狀態中的數據驅動器112的操作。如所示，當CLK等于邏輯“I”值時，數據驅動器112處于預充電狀態中，借以開關SOl和S02是活動的并且電容器CO充電到與正供電軌諸如“VDD”供電軌接近相應的電壓。所有開關S03-S06在預充電狀態期間是不活動的(打開的)。當CLK等于邏輯“O”值時，開關S03-S06中的兩個配置為將電容器CO耦連到Voutl 16以傳送具有與用于DO的邏輯值相應的極性的脈沖。為了驅動邏輯“O”值，驅動開關S03和S05活動，從而將相對于接地的負電荷耦連到Voutlie上。為了驅動邏輯“I”值，驅動開關S04和S06活動，從而將相對于接地的正電荷耦連到Voutll6上。
[0040]圖1C不出根據一個實施例的、基于雙電容器式電荷泵實現GRS傳送器150的GRS系統102。GRS系統102包括GRS傳送器150、包括信號線105和接地網絡107的傳送路徑、以及GRS接收器130。在一個實施例中，GRS傳送器150包括兩個數據驅動器152和154。除數據驅動器152和154的內部拓撲和操作之外，GRS系統102的操作與以上在圖1A和IB中所描述的GRS系統100的操作是大致同樣的。
[0041]數據驅動器152包括電容器COA和C0B，以及開關SOA到開關S0H。開關SOA使電容器COA的第一節點能夠耦連到正供電軌，而開關SOC使第一節點能夠耦連到本地接地網。開關SOB使電容器COA的第二節點能夠耦連到Vout116，而開關SOD使第二節點能夠耦連到本地接地網。類似地，開關SOE使電容器COB的第一節點能夠耦連到正供電軌，而開關SOG使第一節點能夠耦連到本地接地網。開關SOF使電容器COB的第二節點能夠耦連到Voutl 16，而開關SOH使第二節點能夠耦連到本地接地網。
[0042]用于數據驅動器152的預充電狀態當CLK等于邏輯“I”值時被定義。在預充電狀態期間，驅動開關S0A、S0D、S0G以及SOH活動，預充電電容器COA到與相對于本地接地網的正供電軌相應的電壓，并且預充電電容器COB到接近沒有電荷。當CLK等于邏輯“ O ”值時，或者電容器COA耦連到Vout 116以生成負脈沖或者電容器COB耦連到Vout 116以生成正脈沖，如下文結合圖1E所描述的。數據驅動器154包括大致同樣的電路拓撲，以對CLK的反相的感測，使得數據驅動器154當CLK等于邏輯“O”值時處于預充電狀態并且當CLK等于邏輯“I”值時驅動Vout116。
[0043]在一個實施例中，開關SOA到SOH以及開關SlA到SlH使用單片CMOS器件諸如增強型η溝道和P溝道FET來制造。可以實現任何技術上可行的邏輯電路拓撲來將開關SOA-SOH以及開關SlA-SlH驅動到各自地活動或不活動狀態中而不脫離本發明的實施例的范圍和精神。
[0044]圖1D示出根據一個實施例的、預充電狀態中的數據驅動器152的操作。如所示，當CLK等于邏輯“I”值時，開關SOA是活動的，這將電容器COA的第一節點耦連到正供電軌，并且開關SOD是活動的，這將電容器COA的第二節點耦連到本地接地網。同時，開關SOG是活動的，這將電容器COB的第一節點耦連到接地，并且開關SOH是活動的，這將電容器COB的第二節點耦連到接地。到該預充電狀態結束時，電容器COB被大致放電。
[0045]圖1E示出根據一個實施例的、不同的數據依賴型驅動狀態中的數據驅動器152的操作。如所示，當CLK等于邏輯“O”值并且DO等于邏輯“O”值時，開關SOC和SOB配置為將電容器COA耦連到Voutlie以傳送具有負極性的脈沖。可替代地，當CLK等于邏輯“O”值并且DO等于邏輯“I”值時，開關SOE和SOF配置為將電容器COB耦連到Voutl 16以傳送具有正極性的脈沖。在這里，正供電軌假定為具有足夠的高頻電容性而耦連到本地接地網以結合以正脈沖驅動Voutlie來迫使瞬態返回電流通過本地接地網。
[0046]現在將關于各可選架構和特征來闡述更多示例性的信息，根據設計者或用戶的期望可以采用或可以不采用所述架構和特征來實現前述的框架。應該強烈注意的是，下面的信息出于示例性的目的而闡述并且其不應該被認為是以任何方式進行限制。下面特征中的任何一個可以可選地合并，排除或不排除所述的其他特征。
[0047]圖1F示出根據一個實施例的、基于飛跨電容器電荷泵的接地參考單端數據驅動器162的操作。數據驅動器162的一個或多個實例可配置為操作為GRS傳送器內的數據驅動器。例如，數據驅動器162的實例可配置為代替圖1A的GRS傳送器110內的數據驅動器112進行操作。類似地，數據驅動器162的實例可配置為代替數據驅動器114進行操作。
[0048]數據驅動器162包括電容器C2和開關S20、S21、S22、S23以及S24，其配置為在預充電相位期間預充電電容器C2，以及在數據輸出相位期間將電容器C2放電到Voutll6中。在一個實施例中，數據驅動器162的第一實例配置為當時鐘信號處于邏輯“O”狀態中時在預充電相位中進行操作，以及當時鐘信號處于邏輯“I”狀態中時在數據輸出相位中進行操作。數據驅動器162的第二實例配置為當時鐘信號處于邏輯“I”狀態中時在預充電相位中進行操作，以及當時鐘信號處于邏輯“O”狀態中時在數據輸出相位中進行操作。
[0049]當數據驅動器162的每個實例處于預充電相位中時，如果DO處于邏輯“I”狀態中，那么開關S22和S21是活動的，而開關S20、S23以及S24是不活動的。當在預充電相位中時，如果DO處于邏輯“O”狀態中，那么開關S20和S23是活動的，而開關S21、S22和S24是不活動的。在數據輸出相位期間，開關S21和S24是活動的，而開關S20、S22和S23是不活動的。總而言之，飛跨電容器C2在預充電相位期間以或者正極性電荷或者負極性電荷進行預充電。電荷然后在數據輸出相位期間通過接地和Voutlie進行放電。
[0050]圖1G示出根據一個實施例的、基于雙電容器式電荷泵的接地參考單端數據驅動器172的操作。數據驅動器172的一個或多個實例可配置為操作為GRS傳送器內的數據驅動器。例如，數據驅動器172的實例可配置為代替圖1A的GRS傳送器110內的數據驅動器112進行操作。類似地，數據驅動器162的實例可配置為代替驅動器114進行操作。
[0051]數據驅動器172包括電容器C3、C4和開關S30、S31、S32、S33、S40、S41以及S42，其配置為在預充電相位期間預充電電容器C3和C4，并且在數據輸出相位期間將電容器C3、C4中的一個放電到Voutll6中。在一個實施例中，數據驅動器172的第一實例配置為當時鐘信號處于邏輯“O”狀態中時在預充電相位中進行操作，以及當時鐘信號處于邏輯“I”狀態中時在數據輸出相位中進行操作。數據驅動器172的第二實例配置為當時鐘信號處于邏輯“I”狀態時在預充電相位中進行操作，以及當時鐘信號處于邏輯“O”狀態中時在數據輸出相位中進行操作。
[0052]當數據驅動器172的每個實例處于預充電相位中時，開關S30、S33、S40以及S41是活動的，并且開關S31、S32以及S42是不活動的。在數據輸出相位期間，如果DO處于邏輯“O”狀態中，那么開關S31和S32是活動的，這允許電容器C3將負極性電荷放電到Voutll6中。同時，開關S30、S33以及S40-S42是不活動的。在數據輸出相位期間，如果DO處于邏輯“ I ”狀態中，那么開關S41和S42是活動的，這允許電容器C4將正極性電荷放電到Vout 116。同時，開關S40和S30-S33是不活動的。
[0053]圖2A示出根據一個實施例的示例性GRS接收器130。如所示，GRS接收器130接收輸入信號Vin264以及GRef266，并且生成放大器輸出信號132。在一個實施例中，Vin264處的到達脈沖具有就GRef266而言的正電壓，表示邏輯“ 1”，以及Vin264處的到達脈沖具有就GRef266而言的負電壓，表示邏輯“O”。GRS接收器130放大輸入信號Vin264與GRef266之間的差分電壓來生成相應的差異信號262。在一個實施例中，GRS接收器130設計為以用于反相器inv3的開關閾值為中心來偏置(bias)差異信號262，其放大差異信號262以根據常規邏輯電壓電平生成放大器輸出信號132。
[0054]在一個實施例中，GRS接收器130包括電阻器Rl到R4、反相器invl到inv3、電容器C5以及場效應晶體管nl和n2。電阻器R2和R4可以使用任何技術上可行的技術而實現為可變電阻器。可變電阻器的一個示例性實現方案提供電阻值的數字控制并且包括以并行配置連接的一組η溝道FET。每個η溝道FET由與用來建立電阻值的控制字不同的數字控制信號來控制。如果控制字定義為二進制數，那么如果η溝道FET被恰當地調整大小則用于該組η溝道FET的相應電阻值可以是單調的。在實際的實現方案中，電阻器R2和R4被調諧以由GRS接收器130平衡注入Vin264和GRef266中的傳入脈沖和電流的端接(terminat1n)。從二進制代碼字到電阻值的單調映射簡化為達到平衡端接所需的任何數字修調。任何技術上可行的技術可以實現為調節電阻器R2和R4以達到平衡端接。
[0055]電阻器Rl和R3還可以使用任何技術上可行的技術實現。例如，電阻器Rl和R3可以實現為被恰當偏置的P溝道FET。當電容器C5起到使由反相器invl和inv2所形成的回路穩定的作用時，反相器invl和inv2結合電阻器Rl和FET nl提供增益。
[0056]圖2B示出根據一個實施例的、配置為解多路復用傳入數據的示例性GRS接收器單元270。GRS接收器單元270包括GRS接收器130，以及存儲元件，其配置為在交替時鐘相位上米集和存儲放大器輸出信號132的邏輯狀態以對參考輸入信號GRef266的表不為輸入信號Vin264上的到達脈沖的輸入數據進行解多路復用。每個輸出信號D0284和D1282以到達數據脈沖的頻率的一半來呈現所采集的輸入數據。
[0057]在一個實施例中,存儲元件包括正沿觸發的觸發器274和負沿觸發的觸發器272。如所示，正沿觸發的觸發器274配置為在時鐘信號CLK268的上升沿期間采集D0，而負沿觸發的觸發器272配置為在CLK268的下降沿期間采集Dl。這類配置假定CLK268和放大器輸出信號132 —起躍遷并且觸發器272和274要求比保持時間更多的建立時間。在可替代實施例中，DO在CLK268的下降沿上被采集，而Dl在CLK268的上升沿上被采集。在其他可替代實施例中，存儲元件包括電平敏感鎖存器而不是觸發器。
[0058]圖3示出根據一個實施例的、配置為實現GRS信令的示例性收發器對300。如所示，收發器對300包括收發器單元310，其通過信號線352、354、356和358耦連到收發器單元370。信號線352、354、356和358可以制造為嵌入MCM封裝190內的阻抗控制的線路。收發器310配置為接收以用于信號線的數據傳送速率的一半進行操作的參考時鐘312。可調節相位延遲332可在傳送參考時鐘312到GRS傳送器322、GRS傳送器324以及串行器334之前引入可調節相位延遲。
[0059]如所示，GRS傳送器322配置為通過墊342、信號線352以及墊362將順序的“01”模式串傳送到GRS接收器382。在一個實施例中，該“01”模式串以與從GRS傳送器324通過墊344、信號線354以及墊364傳送到GRS接收器384的數據大致相同的相位進行傳送。串行器334以比參考時鐘312更低的頻率、但以相應更寬的并行寬度接收傳送數據314。例如，如果參考時鐘配置為以1GHz進行操作，并且串行器334配置為將16位字多路復用為2位用于通過GRS傳送器324傳送，那么16位字可以以1GHz除以8或者以1.25GHz的速率到達。在這里，傳送數據時鐘313可以由串行器334生成而以1.25GHz操作用于到達傳送數據314的定時轉移。在該示例中，參考時鐘312具有10pS周期并且由GRS傳送器322和324所傳送的每個相異位具有50pS的單位間隔。
[0060]GRS接收器382通過信號線352接收參考時鐘312的經相位延遲的版本并且生成本地參考時鐘383，其可以耦連到GRS接收器384用于采集在信號線354上的到達脈沖。本地參考時鐘383也可以耦連到解串器394用于采集和解多路復用來自GRS接收器384的數據。擴展上述示例，GRS接收器384可在以1GHz進行操作的本地參考時鐘383的交替時鐘相位上采集到達脈沖，以每10pS生成2位。解串器394配置為解多路復用包括來自GRS接收器384的2位的順序數據以及以1.25GHz的速率生成相應的16位字。16位字呈現為接收數據374。解串器394可以生成接收器數據時鐘373以反映用于接收數據374的恰當計時。接收數據374表示傳送數據314的本地拷貝。在一個實施例中，解串器394配置為將到達數據沿字邊界對齊。本領域技術人員將理解的是，并行數據的串行化和解串行化可能要求并行數據沿字邊界的對齊并且本領域眾所周知的技術可以通過收發器單元370或相關聯的邏輯來實現而不脫離本發明的實施例的范圍和精神。
[0061]串行器396采集到達傳送數據376并且串行化數據用于由GRS傳送器386通過信號線356傳送。在一個實施例中，串行器396基于本地參考時鐘383生成傳送數據時鐘375作為用于到達傳送數據376的計時參考。GRS接收器326采集從信號線356到達的數據并且解串器336將數據解多路復用成字，其呈現為接收數據316。GRS傳送器388配置為通過墊368、信號線358以及墊348傳送順序的“01”模式串到GRS接收器328。在一個實施例中，該“OI”模式串以與從GRS傳送器386通過墊366、信號線356以及墊346傳送到GRS接收器326的數據大致相同相位進行傳送。GRS接收器328和可調節相位延遲338基于順序的“01”模式串生成接收時鐘318。在一個實施例中，接收數據時鐘315由解串器336生成以反映用于接收數據316的恰當計時。
[0062]確定用于可調節相位延遲332和可調節相位延遲338的適當相位延遲值可以使用任何技術上可行的技術實施。例如，可在鏈路訓練相位期間在相位延遲值的范圍之上掃描用于可調節相位延遲332和可調節相位延遲338的相位延遲值，借以針對正常鏈路操作確定和使用在訓練期間與大致最小誤比特率相應的相位延遲。
[0063]盡管本文示出了用于在收發器單元310和收發器單元370之間傳送數據的等時計時模型，但是可以實現任何技術上可行的計時模型而不脫離本發明的實施例的范圍和精神。
[0064]圖4A示出根據一個實施例的、包括CMOS電路的GRS數據驅動器400。如所示，CMOS電路示出可以用來使用CMOS電路元件實現圖1F的數據驅動器162的電路拓撲。特別地，開關S20和S22分別實現為P溝道FET p40以及p溝道FET p42 ;并且開關S21、S23以及S24分別實現為η溝道FET η41、η溝道FET η43以及η溝道FET η44。參考節點410耦連到電容器C7、p溝道FET p40以及η溝道FET η41。輸出節點412耦連到電容器C7的對偵牝以及耦連到P溝道FET ρ42、η溝道FET η43以及η溝道FET η44。
[0065]控制信號g40耦連到P溝道FET p40的柵極節點。當控制信號g40被驅動到邏輯O電平時，P溝道FET p40接通，將節點410拉到與VDD相關聯的電壓電平。控制信號g41耦連到η溝道FET n41的柵極節點。當控制信號g41被驅動到邏輯I電平時，η溝道FETn41接通，將節點410拉到與GND相關聯的電壓電平。類似地，P溝道FET p42響應于控制信號g42，選擇性地將節點412拉到VDD，而η溝道FET η43響應于控制信號g43，選擇性地將節點412拉到GND。控制信號g44耦連到η溝道FET η44的柵極節點。當控制信號g44被驅動到邏輯O電平時，η溝道FET η44將節點412與節點Vout416大致隔離。然而，當控制信號g44被驅動到邏輯I電平時，η溝道FET η44在節點412和Vout416之間形成低阻抗路徑。如下文結合圖4D所描述的，該低阻抗路徑促進以恰當的信號驅動Vout416。
[0066]GRS數據驅動器400主要操作在三個不同狀態中，包括用于隨后驅動數據值O的第一預充電狀態、用于隨后驅動數據值I的第二預充電狀態以及用于以與前述預充電狀態相應的信號來驅動信號線諸如信號線105的驅動狀態。下文圖4B-4D示出了這些狀態。預充電狀態和驅動狀態之間的躍遷由控制信號g40到g44來編排。
[0067]圖4B示出根據一個實施例的、與對數據值O進行驅動相關聯的第一預充電狀態中的GRS數據驅動器400。如所示，在第一預充電狀態中，控制信號g40設置為O以接通P溝道FET p40，從而將節點410耦連到VDD。同時，控制信號g43設置為一(I)以接通η溝道FET n43，從而將節點412耦連到GND。另外，控制信號g42設置為I以斷開p溝道FET p42，并且控制信號g41和g44設置為O以分別斷開η溝道FET n41和η溝道FET η44。在該第一預充電狀態中，電容器C7以節點410上的正電荷以及節點412上的負電荷進行充電，其與節點Vout416電隔離。
[0068]圖4C示出根據一個實施例的、與對數據值I進行驅動相關聯的第二預充電狀態中的GRS數據驅動器400。如所示，在第二預充電狀態中，控制信號g42設置為O以接通P溝道FET p42，從而將節點412耦連到VDD。同時，控制信號g41設置為I以接通η溝道FETη41，從而將節點410耦連到GND。另外，控制信號g40設置為I以斷開p溝道FET p40，并且控制信號g43和g44設置為O以分別斷開η溝道FET η43以及η溝道FET η44。在該第二預充電狀態中，電容器C7以節點410上的負電荷和節點412上的正電荷進行充電，其與節點Vout416電隔離。
[0069]圖4D示出根據一個實施例的驅動狀態中的GRS數據驅動器400。如所示，控制信號g41設置為I，這將節點410耦連到GND，并且控制信號g44設置為I，這將節點412耦連到節點Vout416。控制信號g40和g42設置為I以分別斷開p溝道FET p40以及p溝道FETp42。此外，控制信號g43設置為O以斷開η溝道FET η43。在該狀態中，電容器C7放電到節點Vout416中。如果負電荷在先前預充電狀態中已積累在電容器C7中，那么C7就GND而言將負電荷放電到節點Vout416中。否則，如果正電荷在先前預充電狀態中已積累在電容器C7中，那么C7就GND而言將正電荷放電到節點Vout416中。經過節點Vout416的電流與相應的經過GND的接地電流大致平衡。
[0070]電容器C7可使用任何技術上可行的技術實現而不脫離本發明的實施例的范圍和精神。在一個實施例中，電容器C7使用η溝道FET實現。例如，第一 η溝道FET的柵極節點可以耦連到圖4Α的節點412以形成背靠背的金屬氧化物晶體管電容器。此外，第一 η溝道FET的源極節點和漏極節點可以耦連到節點410。第二 η溝道FET的柵極節點可以耦連到節點410，而第二 η溝道FET的源極節點和漏極節點可以耦連到節點412。與CMOS工藝內可用的其他電容器結構相比，柵極電容是相對充分利用面積的。然而，柵極電容隨電荷極性而顯著地變化。為了補償依賴極性的柵極電容，兩個η溝道器件對稱地配置為存儲相反極性的電荷。以這種方式，放電到節點Vout416中的正脈沖相對于放電到Vout416中的負脈沖具有大致相等的量級。
[0071]在另一個實施例中，電容器C7可以使用相鄰金屬層中的線路來實現。例如，順序的金屬層中的線路可配置為在節點410和412之間提供板極電容(Cp)和邊緣電容(Ce)。不同于柵極電容，嵌入常規介電材料內的金屬結構之間的板極電容和邊緣電容就極性而言是穩定的。然而，與使用用于等同的電容值的柵極電容所形成的電容器相比，使用金屬層線路所形成的電容器可能要求更多裸片面積。雖然兩個相鄰層上的兩個并行線路可以用來實現電容器C7,但是本領域的技術人員將理解的是,這類金屬氧化物金屬(MOM)電容器可以使用多于兩層以及每層上的多于兩個相鄰線路來實現。
[0072]圖5A示出根據一個實施例的、包括GRS數據驅動器400的兩個實例的GRS傳送器550。如所示，GRS傳送器550接收與時鐘信號CLK同步的數據輸入信號DO和Dl。控制邏輯502接收信號DO、Dl以及CLK，并且作為響應，生成驅動器控制信號510和驅動器控制信號512。在一個實施例中，驅動器控制信號510包括用于GRS數據驅動器400的實例400 (O)的控制信號g40到g44，并且驅動器控制信號512包括用于GRS數據驅動器400的實例400(O的控制信號g40到g44。
[0073]在一個實施例中，當CLK處于邏輯I狀態中時，控制邏輯502將實例400 (O)配置為操作在預充電狀態中。如果DO處于邏輯O狀態中，那么實例400 (O)進入與對數據值O進行驅動相關聯的預充電狀態，如圖4B先前所示出的。在這里，生成驅動器控制信號510使得g40=l、g41=0、g42=l、g43=l以及g44=0。相反,如果DO處于邏輯I狀態中，那么實例400 (O)進入與對數據值I進行驅動相關聯的預充電狀態，如圖4C先前所示出的。在這里，生成驅動器控制信號510使得g40=l、g41=l、g42=0、g43=0以及g44=0。當CLK處于邏輯O狀態中時，控制邏輯502將實例400 (O)配置為操作在驅動狀態中，如圖4D先前所示出的。在這里，生成驅動器控制信號510使得g40=l、g41=l、g42=l、g43=0以及g44=l。
[0074]當CLK處于邏輯O狀態中時，控制邏輯502將實例400( I)配置為操作在預充電狀態中。如果Dl處于邏輯O狀態中，那么實例400 (I)進入與對數據值O進行驅動相關聯的預充電狀態，如圖4B先前所示出的。在這里，生成驅動器控制信號512使得g40=0、g41=0、g42=l、g43=l以及g44=0。相反，如果Dl處于邏輯I狀態中，那么實例400 (I)進入與對數據值I進行驅動相關聯的預充電狀態，如圖4C先前所示出的。在這里，生成驅動器控制信號512使得g40=l、g41=l、g42=0、g43=0以及g44=0。當CLK處于邏輯I狀態中時，控制邏輯502將實例400 (I)配置為操作在驅動狀態中，如圖4D先前所示出的。在這里，生成驅動器控制信號 510 使得 g40=l、g41=l、g42=l、g43=0 以及 g44=l。
[0075]每個實例400 (0),400 (I)耦連到共同的Vout416信號，其進一步耦連到墊520。在一個實施例中，Vout416通過電阻器RTx耦連到墊522。墊522耦連到與圖4A-4D中的GND相應的電路接地節點。
[0076]在一個實施例中，GRS傳送器550配置為替換圖1A的GRS傳送器110。在這里，墊520將Vout416耦連到信號線105，并且墊522將GND耦連到接地網絡107。在這類配置中，GRS接收器130接收來自GRS傳送器550的數據。在某些實施例中，GRS傳送器550包括圖3 的 GRS Tx322、GRSTx324、GRS Tx386 以及 GRS Τχ388。
[0077]圖5Β示出根據一個實施例的、用于GRS傳送器550的時序。如所示，當CLK處于邏輯O狀態中時，來自輸入DO的數據的一個位在時間k+Ι期間被傳送到Vout416，并且當CLK處于邏輯I狀態中時，來自輸入Dl的數據的一個位在時間k+2期間被傳送到Vout416。在一個實施例中，輸入DO和Dl同步到CLK的上升沿并且在CLK的上升沿上進行更新。在這類實施例中，響應于CLK的上升沿進入時間k，當輸入DO和Dl改變時，實例400 (I)處于數據驅動狀態中。當CLK的上升沿進入時間k時，實例400 (O)進入預充電狀態，從而采樣DO上的數據。當CLK的下降沿退出時間k并且進入時間k+Ι時，實例400 (O)進入數據驅動狀態并且將所采集的數據從DO驅動到Vout416上。當CLK的下降沿進入時間k+Ι時，實例400 (I)進入預充電狀態，從而采樣Dl上的數據。當CLK的上升沿退出時間k+Ι并且進入時間k+2時，實例400 (I)進入數據驅動狀態并且將所采集的數據從Dl驅動到Vout416上。以這種方式，包括DO和Dl的數據可使用具有常規單邊同步時序的常規邏輯呈現到GRS傳送器550，而GRS傳送器550對數據進行時間多路復用用于以雙倍數據速率的傳送。換句話說，在CLK的每個周期或循環中發生兩次數據轉移。在優選實施例中，DO當CLK為低時被鎖存，以確保DO當被用來控制實例400 (O)的預充電時是穩定的。類似地，Dl當CLK為高時被鎖存，以確保Dl當被用來控制實例400 (I)的預充電時是穩定的。
[0078]在其他實施例中，包括GRS數據驅動器400的多于兩個實例的GRS傳送器配置為接收GRS數據驅動器400的每實例的數據位以及以相應較高的數據速率對數據進行時間多路復用。在這類實施例中，可能要求多個時鐘信號提供恰當時序用于預充電以及驅動數據以對數據進行時間多路復用。
[0079]圖5C示出根據一個實施例的、用于生成接地參考單端信號的方法560的流程圖。盡管結合圖4A-5B描述了方法560以實現輸入數據對輸出數據的2比I時間多路復用比，但是本領域的普通技術人員將理解的是，實施方法560的任何系統在本發明的實施例的范圍和精神內。
[0080]方法560開始于步驟565，其中第一數據驅動器諸如GRS數據驅動器400的實例400 (O)通過在第一時間k期間預充電第一電容器來米樣數據的第一位。第一電容器被充電以具有與用于數據的第一位的邏輯電平相應的極性。在步驟570，第二數據驅動器諸如GRS數據驅動器400的實例400 (I)通過在時間k+Ι期間預充電第二電容器來采樣數據的第二位。第二電容器被充電以具有與用于數據的第二位的邏輯電平的極性。
[0081]在步驟575，第一數據驅動器驅動輸出信號諸如圖4A-4D的Vout416或圖5A的Vout416,以通過在時間k+Ι期間將第一電容器耦連到輸出信號來反映數據的第一位。在這里，第一電容器耦連在接地網絡和輸出信號之間。在步驟565，基于用于數據的第一位的邏輯電平建立第一電容器上的電荷的極性。當稱連到輸出信號時，第一電容器因此反映用于數據的第一位的邏輯電平。
[0082]在步驟580，第二數據驅動器驅動輸出信號以通過在時間k+2期間將第二電容器耦連到輸出信號來反映數據的第二位。在這里，第二電容器耦連在接地網絡和輸出信號之間。在步驟570，基于用于數據的第二位的邏輯電平建立第二電容器上的電荷的極性。當耦連到輸出信號時，第二電容器因此反映用于數據的第二位的邏輯電平。方法560在驅動輸出信號以反映數據的第二位之后終止。
[0083]在其他實施例中，可以實現大于2的時間多路復用比并且可以提供至少一個附加的相位相關的時鐘以編排GRS數據驅動器400的多于三個實例的操作。
[0084]具有接地參考信令的多處理器系統
[0085]圖6A不出根據一個實施例的、實現為多芯片模塊(MCM) 600的多處理器系統。如所示，MCM600包括MCM封裝190、兩個或更多個多核心處理器(MCP)芯片610以及互連614，所述互連614配置為促進MCP芯片610之間和當中的通信。每個MCP芯片610可以包括一個或多個處理器核心。每個MCP芯片610還可以包括用于每個處理器核心的高速緩存存儲器以及由兩個或更多個處理器核心所共享的高速緩存存儲器。例如，每個MCP芯片610可以包括與每個處理器核心相關聯的第一級高速緩存。每個MCP芯片610還可以包括第二級高速緩存，其在包括在MCP芯片610內的一個或多個處理器核心當中被共享。在某些實施例中，MCP芯片610內的一個或多個處理器核心配置為包括向量處理器單兀(未不出)。在一個實施例中，MCP芯片610配置為包括數字信號處理(DSP)核心(未示出)。
[0086]在某些實施例中，MCP芯片610 (O)配置為提供高計算性能，MCP芯片610 (I)配置為提供低功耗。在這類實施例中，MCP芯片610(0)可以由高性能制作技術來制作，而MCP芯片610 (I)可以由低功率制作技術來制作。在某些實施例中，設計MCP芯片610 (O)用于相對高性能，而使用相同制作技術來設計MCP芯片610 (I)用于相對低功率。在一個實施例中，MCP芯片610 (O)包括四個或更多個高性能處理器核心，而MCP芯片610 (I)包括四個或更少個配置為操作在低功率模式中的處理器核心。
[0087]每個MCP芯片610通過相應的互連鏈路612耦連到互連614。如圖6B-6D所更詳細描述的，互連614可以實現不同拓撲，其促進MCP芯片610當中的通信。在一個實施例中，每個互連鏈路612包括布置在相應MCP芯片610內的一個或多個GRS收發器以及制造在MCM封裝190內的相關聯的電氣線路。每個GRS收發器根據特定于實現方案的要求可以包括一個或多個雙向的或者一個或多個單向的數據信號。
[0088]可以實現任何技術上可行的通信協議用于在互連鏈路612上傳送數據。在一個實施例中，通信協議指定但不限于包括訪問地址的存儲器讀請求、包括所請求讀數據的讀響應(確認)、包括訪問地址和寫數據的存儲器寫請求以及指示成功寫操作的寫確認。在某些實施例中，讀請求和寫請求還包括以字節、字或任何技術上可行的數據長度的量度所指定的訪問長度。在一個實施例中，給定的訪問請求包括分離事務。在可替代實施例中，給定的訪問請求包括阻塞事務。在某些實施例中，通信協議指定用于將數據包傳送到目的設備的消息傳遞機制。在一個實施例中，實現用于通過互連鏈路612傳送數據的通信協議指定高速緩存一致性協議。高速緩存一致性協議可以提供用于維持高速緩存一致性的廣播機制、用于維持高速緩存一致性的基于目錄的機制或者用于維持在兩個或更多個高速緩存或存儲器子系統當中的高速緩存一致性的任何技術上可行的機制而不脫離本發明的實施例的范圍和精神。在一個實施例中，高速緩存一致性協議實現用于處理高速緩存寫的無效機制。可替代地，高速緩存一致性協議實現用于處理高速緩存寫的更新機制。在一個實施例中，高速緩存一致性協議實現用于處理某些寫的透寫機制。
[0089]MCM600還可以包括一個或多個存儲器子系統620，其或者直接或者通過互連614耦連到MCP芯片610。在一個實施例中，每個存儲器子系統620包括DRAM芯片。在另一個實施例中，每個存儲器子系統620包括高速緩存存儲器芯片。高速緩存存儲器芯片可以包括第二級高速緩存、第三級高速緩存、高速緩存片(slice)或任何其他技術上可行的高速緩存存儲器元件。在又一個實施例中，每個存儲器子系統620包括存儲器芯片的堆棧，其包括至少一個DRAM芯片或至少一個高速緩存存儲器芯片或其組合。而在其他實施例中，每個存儲器子系統620包括接口墊片(shim)芯片以及至少一個DRAM芯片、至少一個高速緩存存儲器芯片、或者至少一個DRAM芯片和至少一個高速緩存存儲器芯片。接口墊片芯片可以包括存儲器控制器，所述存儲器控制器配置為接收訪問請求(命令)，以及通過生成進一步的訪問請求來處理訪問請求，所述進一步的訪問請求直接以I禹連到墊片芯片的高速緩存存儲器芯片或DRAM芯片為目標。在某些實施例中，存儲器子系統620配置為通過包括一個或多個數據信號的GRS收發器通信到至少一個MCP芯片610。在這類實施例中，給定的存儲器子系統620可以直接耦連到至少一個MCP芯片610，或者存儲器子系統可以間接通過互連614進行耦連。
[0090]MCM600還可以包括耦連到MCP芯片610的系統功能芯片618。系統功能芯片618也可以耦連到存儲器子系統620。在一個實施例中，系統功能芯片618配置為實現由MCM600所要求但不實現在MCP芯片610、存儲器子系統620或互連614中的功能性。例如，系統功能芯片618可以結合MCP芯片610的操作實現電力管理功能、接口功能、系統控制功能以及看門狗功能或其任何組合。
[0091]圖6B示出根據一個實施例的、實現為MCM600的經直接連接的多處理器系統。如所示，互連614配置為將每個MCP芯片610直接連接到每個其他MCM芯片610。在圖6B示出的經直接連接的拓撲中，圖6A示出的每個互連鏈路612包括直接連接鏈路。特別地，互連鏈路612 (O)包括鏈路630 (O)、鏈路630 (3)以及鏈路630 (5);互連鏈路612 (I)包括鏈路630 (O)、鏈路630 (I)以及鏈路630 (4);互連鏈路612 (2)包括鏈路630 (2)、鏈路630 (3)以及鏈路630 (4);以及，互連鏈路612 (3)包括鏈路630 (I)、鏈路630 (2)以及鏈路630 (5)。在一個實施例中，給定的鏈路630包括GRS收發器對。GRS收發器對的第一GRS收發器包括在一個MCP芯片610中，GRS收發器對的第二 GRS收發器包括在不同的MCP芯片610中。制造在MCM封裝190內的相關聯的電氣線路將第一 GRS收發器耦連到第二GRS收發器以完成鏈路。
[0092]在一個實施例中，鏈路630包括互連鏈路的獨立信道。在這類實施例中，鏈路630實現與用于互連鏈路612的通信協議一致的通信協議。在其他實施例中，每個鏈路630配置為作為獨立的互連鏈路612進行操作。
[0093]在一個實施例中，每個MCP芯片610通過相關聯的存儲器鏈路622耦連到相應的存儲器子系統620。在某些實施例中，每個存儲器鏈路622包括GRS收發器對。GRS收發器對的第一 GRS收發器包括在MCP芯片610中，GRS收發器對的第二 GRS收發器包括在組成相應存儲器子系統620的芯片中。制造在MCM封裝190內的相關聯的電氣線路將第一 GRS收發器耦連到第二 GRS收發器以完成鏈路。如先前所描述的，存儲器子系統620可以包括至少一個存儲器芯片諸如DRAM或高速緩存存儲器芯片。該至少一個存儲器芯片可以組裝到堆棧中。在某些實施例中，MCP芯片610可以直接耦連到附加的存儲器子系統620 (未示出)。
[0094]在一個實施例中，每個MCP芯片610配置為在相應的存儲器鏈路622之上傳送存儲器訪問協議，所述存儲器訪問協議指定但不限于配置為包括訪問地址的存儲器讀請求以及配置為包括訪問地址和寫數據的存儲器寫請求。在某些實施例中，讀請求和寫請求還包括以字節、字或任何技術上可行的數據長度的量度所指定的訪問長度。
[0095]圖6C示出根據一個實施例的、實現為MCM600的經集線器連接的多處理器系統。如所示，互連614配置為包括耦連到每個MCP芯片610的集線器芯片640。在圖6C示出的經集線器連接的拓撲中，每個互連鏈路612表示到集線器640的連接。特別地，互連鏈路612
(O)將MCP芯片610 (O)耦連到集線器芯片640 ;互連鏈路612 (I)將MCP芯片610 (I)耦連到集線器芯片640 ;互連鏈路612 (2)將MCP芯片610 (2)耦連到集線器芯片640 ;互連鏈路612 (3)將MCP芯片610 (3)耦連到集線器芯片640。在一個實施例中，給定的互連鏈路612包括GRS收發器對。GRS收發器對的第一 GRS收發器包括在MCP芯片610中，第二相應GRS收發器包括在集線器芯片640中。制造在MCM封裝190內的相關聯的電氣線路將第一 GRS收發器耦連到第二 GRS收發器以完成鏈路。
[0096]在一個實施例中，每個MCP芯片610通過集線器芯片640耦連到存儲器子系統620。每個存儲器子系統620通過相應的存儲器鏈路622耦連到集線器芯片640。在一個實施例中，每個存儲器鏈路622包括GRS收發器對。GRS收發器對的第一 GRS收發器包括在集線器芯片640中，GRS收發器對的第二 GRS收發器包括在組成相應的存儲器子系統620的芯片中。制造在MCM封裝內的相關聯的電氣線路將第一 GRS收發器耦連到第二 GRS收發器以完成鏈路。如先前所描述的，存儲器子系統620可以包括至少一個存儲器芯片諸如DRAM或高速緩存存儲器芯片。該至少一個存儲器芯片可以組裝到堆棧中。
[0097]在某些實施例中，MCP芯片610可通過存儲器鏈路622直接耦連到附加的存儲器子系統620 (未示出)。在可替代實施例中，每個存儲器子系統620通過相關聯的存儲器鏈路622直接耦連到相應的MCP芯片610。
[0098]在一個實施例中，每個MCP芯片610配置為在相應的存儲器鏈路622之上傳送存儲器訪問協議，所述存儲器訪問協議指定但不限于包括訪問地址的存儲器讀請求以及包括訪問地址和寫數據的存儲器寫請求。在某些實施例中，讀請求和寫請求還包括以字節、字或任何技術上可行的數據長度的量度所指定的訪問長度。在某些實施例中，附加的存儲器子系統(未示出)直接耦連到每個相應的MCP芯片610。
[0099]集線器芯片640可以實現到互連鏈路612和存儲器鏈路622的任何技術上可行的內部通信拓撲，諸如交叉開關、環形、蝴蝶形、Clos或一般網狀網絡。可以實現任何技術上可行的接納控制和仲裁機制用于管理和仲裁入口(ingress)到出口(egress)流量。盡管MCM600在圖6C中示出為包括四個MCP芯片610 (0)-610 (3)，但是任何數目的MCP芯片可以包括在MCM600內并且耦連到集線器芯片640。類似地，任何數目的存儲器子系統620可以包括在MCM600內并且耦連到集線器芯片640。
[0100]圖6D示出根據一個實施例的、實現為MCM600的經網絡連接的多處理器系統。如所示，互連614包括兩個路由器芯片650，所述路由器芯片650彼此耦連并且耦連到相關聯的MCP芯片610。在圖6D示出的經網絡連接的拓撲中，每個互連鏈路612表示到相應的路由器芯片650的連接。特別地，互連鏈路612 (O)將MCP芯片610 (O)耦連到路由器芯片650 (O);互連鏈路612 (I)將MCP芯片610 (I)耦連到路由器芯片650 (O);互連鏈路612
(2)將MCP芯片610 (2)耦連到路由器芯片650 (I);以及，互連鏈路612 (3)將MCP芯片610 (3)耦連到路由器芯片650 (I)。在一個實施例中，給定的互連鏈路612包括GRS收發器對。GRS收發器對的第一 GRS收發器包括在MCP芯片610中，第二相應GRS收發器包括在相應的路由器芯片650中。制造在MCM封裝190內的相關聯的電氣線路將第一 GRS收發器耦連到第二 GRS收發器以完成鏈路。
[0101]在一個實施例中，每個MCP芯片610通過兩個或更多個路由器芯片650的合集耦連到存儲器子系統620。每個存儲器子系統620通過相應的存儲器鏈路622耦連到路由器芯片650。在一個實施例中，每個存儲器鏈路622包括GRS收發器對。GRS收發器對的第一GRS收發器包括在路由器芯片650中，GRS收發器對的第二 GRS收發器包括在組成相應的存儲器子系統620的芯片中。制造在MCM封裝190內的相關聯的電氣線路將第一 GRS收發器耦連到第二 GRS收發器以完成鏈路。如先前所描述的，存儲器子系統620可以包括至少一個存儲器芯片諸如DRAM或高速緩存存儲器芯片。該至少一個存儲器芯片可以組裝到堆棧中。
[0102]在某些實施例中，MCP芯片610可通過存儲器鏈路622直接耦連到附加的存儲器子系統620 (未示出)。在可替代實施例中，每個存儲器子系統620通過相關聯的存儲器鏈路622直接耦連到相應的MCP芯片610。
[0103]在一個實施例中，每個MCP芯片610配置為在相應的存儲器鏈路622之上傳送存儲器訪問協議，所述存儲器訪問協議指定但不限于包括訪問地址的存儲器讀請求以及包括訪問地址和寫數據的存儲器寫請求。在某些實施例中，讀請求和寫請求還包括以字節、字或任何技術上可行的數據長度的量度所指定的訪問長度。
[0104]在正常操作期間，路由器芯片650 (O)可以從源設備接收數據包用于遞送到目的設備。源設備和目的設備可以每個分開地包括MCP芯片610、存儲器子系統620、系統功能芯片618或任何其他技術上可行的目的設備。數據包可以包括讀請求、寫請求、對先前的確認、數據消息、命令或任何其他技術上可行的信息單位。路由器芯片650 (O)配置為將數據包沿轉發路徑轉發到目的設備。轉發路徑可以包括但不限于互連鏈路612、存儲器鏈路622、路由器間鏈路652或其任何技術上可行的組合。如果源設備和目的設備二者都直接耦連到路由器芯片650 (0)，那么路由器芯片650(0)可以將數據包從源設備直接轉發到目的設備。如果目的設備作為替代直接耦連到路由器芯片650 (1)，那么路由器芯片650 (O)通過路由器間鏈路652將數據包轉發到路由器芯片650 (1)，所述路由器芯片650 (I)然后將數據包轉發到目的設備。在一個實施例中，路由器間鏈路652包括GRS收發器對。GRS收發器對的第一 GRS收發器包括在路由器芯片650 (O)中，GRS收發器對的第二 GRS收發器包括在路由器芯片650 (I)中。制造在MCM封裝190內的相關聯的電氣線路將第一 GRS收發器耦連到第二 GRS收發器以完成鏈路。
[0105]如所示，MCM600包括配置為形成二節點多跳網絡的兩個路由器芯片650 (0),650
(I)。然而，MCM600可以包括任意數目的路由器芯片650，其通過GRS收發器的相應集合進行互連以形成任意多跳網絡拓撲諸如網狀、圓環(torus)、蝴蝶形或Clos而不脫離本發明的實施例的范圍和精神。
[0106]源設備內的GRS收發器包括GRS傳送器，所述GRS傳送器配置為傳送組成數據包的序列化數據，直到數據包被全部傳送到準備轉發數據包的互連芯片內或目的設備內的GRS接收器。GRS傳送器可通過實現相應數目的GRS數據驅動器和恰當的計時電路來實現兩個或更多個多路復用等級。GRS傳送器可配置為實施方法560以生成組成序列化數據的各個位用于傳送。圖1A-5B示出的示例性GRS傳送器實現2比I多路復用；然而，本領域技術人員將理解的是，可以類似地實現任意等級的多路復用而不脫離本發明的實施例的范圍和精神。目的設備可以對序列化位進行解序列化以構建訪問請求。如果目的設備配置為用作橋或集線器，那么訪問請求可以轉發到目的設備用于處理。在某些實施例中，實施圖5C的方法560來生成在一個或多個互連鏈路612、一個或多個存儲器鏈路622、一個或多個路由器間鏈路652或其任何組合之上所傳送的GRS信號。
[0107]在一個實施例中，互連鏈路612、存儲器鏈路622和路由器間鏈路652實現為MCM封裝190內的電氣線路。每個線路可包括附著到介電襯底諸如MCM封裝190的有機襯底層的導電元件。每個電氣線路可配置為展示受控的電阻抗。
[0108]在一個實施例中，數據包由源設備所生成用于傳送到目的設備用于處理。某些數據包包括請求字段的集合，包括但不限于可以唯一地標識目的設備以及目的設備內的特定地址的地址字段。訪問請求在GRS互連之上被傳送到目的設備。
[0109]在一個實施例中，非暫時性計算機可讀介質配置為表示MCM封裝190的詳細設計，包括所有電氣連接。這類電氣連接包括設計為支持接地參考單端信號的電氣線路，包括但不限于互連鏈路612、存儲器鏈路622以及路由器間鏈路652。每個GRS互連可以包括連通性的抽象表示，諸如網表內所表示的連通性。各個線路可以表示為網表文件內的代碼。本領域技術人員將理解的是，許多網表格式是可用的，并且配置為表示封裝上系統600的任何技術上可行的非暫時性計算機可讀介質均在本發明的范圍和精神內。
[0110]圖7示出在其中可實現各先前實施例的各架構和/或功能性的示例性系統700。如所示，提供了系統700，其包括至少一個連接到通信總線702的中央處理器701。通信總線702可使用任何合適的協議來實現，諸如PCI (外圍部件互連)、PC1-Express、AGP (加速圖形端口)、超傳輸、或任何其他總線或點對點通信協議。系統700還包括主存儲器704。控制邏輯(軟件)和數據存儲在可采取隨機存取存儲器(RAM)形式的主存儲器704中。在一個實施例中，中央處理器701、圖形處理器706、配置為將中央處理器701和圖形處理器706互連的總線702的一部分、以及主存儲器704的至少一部分包括封裝上系統，諸如圖6A、6B和6C的封裝上系統600。
[0111]系統700還包括輸入設備712、圖形處理器706以及顯示器708，所述顯示器708即常規CRT (陰極射線管)、IXD (液晶顯示器)、LED (發光二極管)、等離子顯示器等等。可從輸入設備712例如鍵盤、鼠標、觸摸板、擴音器等接收用戶輸入。在一個實施例中，圖形處理器706可包括多個著色器模塊、光柵化模塊等。前述模塊中的每一個實際上可布置于單個半導體平臺上以形成圖形處理單元(GPU)。
[0112]在本描述中，單個半導體平臺可以指單獨一個的基于半導體的集成電路或芯片。應注意的是，術語單個半導體平臺還可以指具有增強的連通性的多芯片模塊，其仿真片上操作，并通過利用常規中央處理單元(CPU)和總線實現方案做出實質的改進。當然，各模塊還可根據用戶的期望分開地或以半導體平臺的各種組合來布置。
[0113]系統700還可包括二級存儲710。二級存儲710包括例如硬盤驅動器和/或表示軟盤驅動器、磁帶驅動器、壓縮光盤驅動器、數字通用光盤(DVD)驅動器、記錄設備、通用串行總線(USB)閃存的可移動存儲驅動器。可移動存儲驅動器以公知的方式從可移動存儲單元讀取和/或寫入到可移動存儲單元。計算機程序或計算機控制邏輯算法可存儲在主存儲器704和/或二級存儲710中。這類計算機程序當被執行時使得系統700能夠實施各種功能。主存儲器704、存儲710和/或任何其他存儲是計算機可讀介質的可能的示例。
[0114]在一個實施例中，可在以下內容的上下文中實現各先前示圖的架構和/或功能性:中央處理器701、圖形處理器706、能夠具有中央處理器701和圖形處理器706 二者的能力的至少一部分的集成電路(未示出)、芯片集(即設計為作為用于實施相關功能的單元來工作和出售的集成電路組等)和/或用于此的任何其他集成電路。
[0115]還有就是，可在以下內容的上下文中實現各先前示圖的架構和/或功能性:通用計算機系統、電路板系統、專用于娛樂目的的游戲機系統、特定于應用的系統和/或任何其他所期望的系統。例如，系統700可采取臺式計算機、膝上型計算機、服務器、工作站、游戲機、嵌入式系統和/或任何其他類型的邏輯的形式。還有就是，系統700可采取各種其他設備的形式，包括但不限于個人數字助理(PDA)設備、移動電話設備、電視機等。
[0116]進一步地，雖然未示出，但系統700可耦連到網絡(例如電信網絡、局域網(LAN)、無線網、諸如互聯網的廣域網(WAN)、對等網絡、電纜網絡等等)用于通信目的。
[0117]在一個實施例中，總線702內的某些信號實現為GRS信號，如以上圖1A-6D所描述的。
[0118]雖然上文已描述了各實施例，但應理解的是它們通過僅示例而非限制的方式加以呈現。因此，優選實施例的寬度和范圍不應被上文所述的示例性實施例中的任何一個所限制，而應僅根據下面的權利要求和其等同物來加以限定。
【權利要求】
1.一種系統，包括: 第一處理器芯片，其配置為包括第一接地參考單端信令(GRS)接口電路； 第二處理器芯片，其配置為包括第二 GRS接口電路； 多芯片模塊(MCM)封裝，其配置為包括所述第一處理器芯片、所述第二處理器芯片以及互連電路； 第一電氣線路集，其制作在所述MCM封裝內并配置為將所述第一 GRS接口電路耦連到所述互連電路；以及 第二電氣線路集，其制作在所述MCM封裝內并配置為將所述第二 GRS接口電路耦連到所述互連電路。
2.根據權利要求1所述的系統，其中所述第一GRS接口電路包括: 第一 GRS驅動器電路，其配置為: 在第一預充電相位期間預充電第一電容器以存儲第一電荷；以及 在第一驅動相位期間基于所述第一電荷來驅動相對于接地網絡的輸出信號； 第二 GRS驅動器電路，其配置為: 在第二預充電相位期間預充電第二電容器以存儲第二電荷；以及 在第二驅動相位期間基于所述第二電荷來驅動相對于接地網絡的所述輸出信號；以及 接收器電路，其配置為將接地參考單端輸入信號轉譯成相應的邏輯信號， 其中所述第一電氣線路集包括所述輸入信號、所述輸出信號以及所述接地網絡。
3.根據權利要求1所述的系統，其中所述第一處理器芯片包括單個處理器核心和第一級高速緩存。
4.根據權利要求1所述的系統，其中所述第一處理器芯片包括兩個或更多個處理器核心和相應的第一級高速緩存。
5.根據權利要求4所述的系統，其中所述第一處理器芯片進一步包括向量處理器核心。
6.根據權利要求4所述的系統，其中所述第一處理器芯片進一步包括數字信號處理器核心。
7.根據權利要求1所述的系統，其中所述第一處理器芯片配置為以相對于所述第二處理器芯片的相對高的處理吞吐量進行操作，所述第二處理器芯片配置為以相對于所述第一處理器芯片的較低吞吐量和較低功率進行操作。
8.根據權利要求1所述的系統，其中所述第一處理器芯片由高性能制作工藝制造，并且所述第二處理器芯片由低功率制作工藝制造。
9.根據權利要求1所述的系統，進一步包括: 第一存儲器子系統，其包括在所述MCM封裝內并配置為包括第三GRS接口電路； 第四GRS接口電路，其包括在所述第一處理器芯片內；以及 第三電氣線路集，其制作在所述MCM封裝內并配置為將所述第三GRS接口電路耦連到所述第四GRS接口電路。
10.根據權利要求9所述的系統，其中所述第一存儲器子系統包括至少兩個經堆疊的芯片。
11.根據權利要求9所述的系統，其中所述第一存儲器子系統包括高速緩存存儲器電路。
12.根據權利要求9所述的系統，其中所述存儲器子系統包括: 墊片芯片，其包括第三GRS接口電路以及耦連到所述第三GRS接口電路的存儲器控制器電路；以及 至少一個存儲器芯片，其耦連到所述存儲器控制器電路， 其中所述存儲器控制器電路在所述第三GRS接口電路和所述至少一個存儲器芯片之間傳送與存儲器訪問請求相關聯的數據。
13.根據權利要求1所述的系統，其中所述互連電路包括第一互連芯片，所述第一互連芯片包括在所述MCM封裝內并配置為在所述第一處理器芯片和所述第二處理器芯片之間傳送數據。
14.根據權利要求13所述的系統，進一步包括: 第一存儲器子系統，其包括在所述MCM封裝內并配置為包括第三GRS接口電路； 第四GRS接口電路，其包括在所述第一互連芯片內；以及 第三電氣線路集，其制作在所述MCM封裝內并配置為將所述第三GRS接口電路耦連到所述第四GRS接口電路。
15.根據權利要求13 所述的系統，進一步包括: 第三GRS接口電路，其包括在所述第一互連芯片內； 第二互連芯片，其包括在所述MCM封裝內并配置為包括第四GRS接口電路以及第五GRS接口電路； 第三電氣線路集，其制作在所述MCM封裝內并配置為將所述第三GRS接口電路耦連到所述第四GRS接口電路； 第三處理器芯片，其配置為包括第六GRS接口電路；以及 第四電氣線路集，其制作在所述MCM封裝內并配置為將所述第五GRS接口電路耦連到所述第六GRS接口電路， 其中所述第二互連芯片配置為在所述第三處理器和所述第一互連芯片之間傳送數據。
16.根據權利要求15所述的系統，進一步包括: 第一存儲器子系統，其包括在所述MCM封裝內并配置為包括第七GRS接口電路； 第八GRS接口電路，其包括在所述第一互連芯片內；以及 第五電氣線路集，其制作在所述MCM封裝內并配置為將所述第七GRS接口電路耦連到所述第八GRS接口電路， 其中所述第一互連芯片配置為在所述存儲器子系統和所述第一處理器芯片之間傳送數據，以及在所述存儲器子系統和所述第二互連芯片之間傳送數據。
17.根據權利要求1所述的系統，其中所述互連電路包括所述第一電氣線路集和所述第二電氣線路集。
18.一種非暫時性計算機可讀介質，包括: 表示第一電氣線路集的代碼，所述第一電氣線路集配置為將第一處理器芯片耦連到多芯片模塊(MCM)封裝內的互連電路；以及 表示第二電氣線路集的代碼，所述第二電氣線路集配置為將第二處理器芯片耦連到所述MCM封裝內的所述互連電路，其中所述第一電氣線路集和所述第二電氣線路集包括接地參考單端(GRS)信號線。
19.根據權利要求18所述的非暫時性計算機可讀介質，進一步包括: 表示第三電氣線路集的代碼，所述第三電氣線路集配置為將所述第一處理器芯片耦連到多芯片模塊(MCM)封裝內的第一存儲器子系統；以及 表示第二電氣線路集的代碼，所述第二電氣線路集配置為將所述第二處理器芯片耦連到所述MCM封裝內的第二存儲器子系統。
20.根據權利要求18所述的非暫時性計算機可讀介質，其中所述互連電路包括第一互連芯片。
21.根據權利要求18所述的非暫時性計算機可讀介質，其中所述互連電路包括通過第三電氣線路集耦連 到第二互連芯片的第一互連芯片。
【文檔編號】G06F13/40GK104050130SQ201310742928
【公開日】2014年9月17日 申請日期:2013年12月27日 優先權日:2013年3月15日
【發明者】威廉·J·達利, 布魯切克·庫都·海勒尼, 約翰·W·波爾頓, 托馬斯·黑斯廷斯·格里爾三世, 卡爾·托馬斯·格雷 申請人:輝達公司