基于fpga重配置技術(shù)的可定制嵌入式處理系統(tǒng)的制作方法
【專利摘要】本發(fā)明基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，基于FPGA重配置技術(shù)的可定制系統(tǒng)，通過(guò)在時(shí)域上重用硬件資源來(lái)完成對(duì)任務(wù)的并行處理，可定義為一個(gè)主控模塊與若干個(gè)可定制功能模塊組成的計(jì)算系統(tǒng)，其中主控模塊負(fù)責(zé)整個(gè)系統(tǒng)的控制、調(diào)度管理，可定制功能模塊采用FPGA重配置技術(shù)，可以根據(jù)不同的應(yīng)用需求，響應(yīng)主控節(jié)點(diǎn)的配置命令，加載不同的配置信息，執(zhí)行不同的功能任務(wù)。本發(fā)明在統(tǒng)一架構(gòu)基礎(chǔ)上根據(jù)應(yīng)用的功能、性能、可靠性、安全性等需求，通過(guò)構(gòu)件的重組或者重配置，實(shí)現(xiàn)一種定制化的嵌入式處理系統(tǒng)，可以有效的降低開(kāi)發(fā)成本、縮短開(kāi)發(fā)周期，提高資源利用率、系統(tǒng)可靠性和重用性。
【專利說(shuō)明】基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于高性能嵌入式數(shù)字信號(hào)并行處理【技術(shù)領(lǐng)域】，特別是涉及到一種基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)。
【背景技術(shù)】
[0002]FPGA重配置技術(shù)是一種在系統(tǒng)運(yùn)行期間對(duì)FPGA局部或者全部邏輯資源進(jìn)行實(shí)時(shí)重配置的設(shè)計(jì)方法。該技術(shù)利用了 FPGA可多次重復(fù)配置邏輯功能的特性，能以較少的硬件資源實(shí)現(xiàn)較復(fù)雜的邏輯電路功能，在提高系統(tǒng)應(yīng)用靈活性、縮短開(kāi)發(fā)周期的同時(shí)又顯著降低系統(tǒng)成本，并且可以有效的提高FPGA芯片利用率、提高FPGA硬件平臺(tái)對(duì)系統(tǒng)功能的適用性。
[0003]嵌入式處理系統(tǒng)是以應(yīng)用為中心，以計(jì)算機(jī)處理技術(shù)為基礎(chǔ)，是一種軟硬件可裁剪，適用于應(yīng)用系統(tǒng)對(duì)功能、可靠性、成本、體積、功耗等方面都有嚴(yán)格要求的計(jì)算機(jī)系統(tǒng)。根據(jù)嵌入式處理系統(tǒng)的特點(diǎn)，傳統(tǒng)的嵌入式處理系統(tǒng)在設(shè)計(jì)上存在產(chǎn)品種類多、開(kāi)發(fā)周期長(zhǎng)、可復(fù)用性差以及后勤保障難等問(wèn)題。解決上述問(wèn)題的一般方法為將計(jì)算系統(tǒng)進(jìn)行通用化、系列化、模塊化處理，然而這種處理僅僅適用于標(biāo)準(zhǔn)化產(chǎn)品的應(yīng)用領(lǐng)域，當(dāng)接口、資源配置稍作改變時(shí)仍然需要重新開(kāi)發(fā)，此外通用模塊中存在冗余資源配置，在實(shí)際應(yīng)用中，不能保證運(yùn)行不同的應(yīng)用時(shí)都能發(fā)揮最優(yōu)效能。
[0004]高度綜合化的電子系統(tǒng)和傳感器融合技術(shù)對(duì)嵌入式處理系統(tǒng)提出了更高的要求，面向新一代電子系統(tǒng)應(yīng)用的嵌入式處理技術(shù)要求系統(tǒng)具備高速處理能力，高速的數(shù)據(jù)傳輸能力和靈活的互連拓?fù)浣Y(jié)構(gòu)，并且能夠根據(jù)任務(wù)和階段的不同以及各功能在不同階段所需的不同處理能力，可以對(duì)計(jì)嵌入式處理系統(tǒng)的資源進(jìn)行動(dòng)態(tài)重配置，從而達(dá)到資源配置和利用的最優(yōu)化，提高可靠性、可重用性，降低開(kāi)發(fā)成本等目的。
【發(fā)明內(nèi)容】
[0005]為解決現(xiàn)有嵌入式處理系統(tǒng)存在冗余資源配置，在實(shí)際應(yīng)用中，不能保證運(yùn)行不同的應(yīng)用時(shí)系統(tǒng)都能發(fā)揮最優(yōu)效能的技術(shù)問(wèn)題，本發(fā)明提供一種基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)。
[0006]本發(fā)明的技術(shù)解決方式:
[0007]基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，其特殊之處在于:包括主控模塊、交換模塊和至少一個(gè)可定制功能模塊，
[0008]所述主控模塊包括至少一個(gè)主控節(jié)點(diǎn)，所述主控節(jié)點(diǎn)與主控節(jié)點(diǎn)之間相互連接，
[0009]所述交換模塊包括至少一個(gè)交換芯片，所述交換芯片與交換芯片之間相互連接，
[0010]所述可定制功能模塊包括至少一個(gè)重配置節(jié)點(diǎn)，所述重配置節(jié)點(diǎn)為重配置FPGA，所述重配置節(jié)點(diǎn)與重配置節(jié)點(diǎn)之間相互連接，
[0011]所述主控模塊通過(guò)交換模塊與可定制功能模塊相互連接，所述可定制功能模塊與可定制功能模塊之間通過(guò)交換模塊連接。[0012]上述主控節(jié)點(diǎn)為FPGA、CPU、DSP的一種或多種。
[0013]上述重配置FPGA包括靜態(tài)部分和重配置區(qū)域，
[0014]所述靜態(tài)部分包括處理器、總線控制邏輯、存儲(chǔ)器控制邏輯、通信接口邏輯、重配置控制邏輯，
[0015]所述存儲(chǔ)器控制邏輯、通信接口邏輯、重配置控制邏輯分別與總線控制邏輯連接，
[0016]所述重配置控制邏輯通過(guò)總線控制邏輯與重配置區(qū)域連接，
[0017]所述處理器通過(guò)總線控制邏輯訪問(wèn)靜態(tài)部分的各個(gè)邏輯，
[0018]所述處理器通過(guò)重配置控制邏輯對(duì)重配置區(qū)域進(jìn)行配置，
[0019]所述處理器通過(guò)通信接口邏輯與主控FPGA和/或重配置FPGA通信。
[0020]上述交換芯片為RapidIO交換芯片。
[0021]上述主控節(jié)點(diǎn)與主控節(jié)點(diǎn)之間通過(guò)RapidIO交換芯片連接，所述重配置節(jié)點(diǎn)與重配置節(jié)點(diǎn)之間通過(guò)RapidIO交換芯片連接。
[0022]本發(fā)明與現(xiàn)有技術(shù)相比，優(yōu)點(diǎn)是:
[0023]1、本發(fā)明在統(tǒng)一架構(gòu)基礎(chǔ)上根據(jù)應(yīng)用的功能、性能、可靠性、安全性等需求，通過(guò)構(gòu)件的重組或者重配置，實(shí)現(xiàn)一種定制化的嵌入式處理系統(tǒng)，可以有效的降低開(kāi)發(fā)成本、縮短開(kāi)發(fā)周期，提高資源利用率、系統(tǒng)可靠性和重用性。
[0024]2、本發(fā)明主控模塊采用FPGA內(nèi)嵌高性能處理器核作為處理節(jié)點(diǎn)，負(fù)責(zé)對(duì)整個(gè)系統(tǒng)的控制與調(diào)度管理，保證系統(tǒng)的性能。
[0025]3、本發(fā)明可定制功能模塊內(nèi)重配置區(qū)域可以根據(jù)不同的系統(tǒng)需求，由主控節(jié)點(diǎn)將其配置不同的硬件邏輯電路，實(shí)現(xiàn)硬件資源的時(shí)分復(fù)用，可以讓一個(gè)比較“大”的系統(tǒng)實(shí)現(xiàn)在一個(gè)比較“小”的硬件資源上。
[0026]4、本發(fā)明通過(guò)交換模塊形成一個(gè)高速串行的互連拓?fù)渚W(wǎng)絡(luò)，實(shí)現(xiàn)全系統(tǒng)的高速互連，保證系統(tǒng)的靈活性。
【專利附圖】
【附圖說(shuō)明】
[0027]圖1為本發(fā)明的原理框圖；
[0028]圖2為本發(fā)明具體實(shí)施例中高速互連網(wǎng)絡(luò)原理框圖；
[0029]圖3為本發(fā)明具體實(shí)施例中功能模塊原理框圖；
[0030]圖4為本發(fā)明具體實(shí)施例中主控節(jié)點(diǎn)原理框圖；
[0031]圖5為本發(fā)明具體實(shí)施例中重配置節(jié)點(diǎn)原理框圖。
【具體實(shí)施方式】
[0032]以下結(jié)合附圖1-5對(duì)本發(fā)明做詳細(xì)說(shuō)明。
[0033]如圖1所示，基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，包括一個(gè)主控模塊、一個(gè)交換模塊以及若干個(gè)可定制功能模塊，主控模塊通過(guò)交換模塊與可定制功能模塊相互連接，可定制功能模塊與可定制功能模塊之間通過(guò)交換模塊連接。
[0034]圖2所示為本發(fā)明具體實(shí)施例中高速互連網(wǎng)絡(luò)原理框圖，可定制嵌入式處理系統(tǒng)包括一個(gè)主控模塊、兩個(gè)可定制模塊、一個(gè)交換模塊，主控模塊包括2個(gè)主控FPGA，交換模塊包括3個(gè)交換芯片，可定制模塊模塊包括2個(gè)重配置FPGA。[0035]主控模塊與每個(gè)可定制功能模塊都各輸出4路高速Serial RapidIO接口(其中模塊內(nèi)交換芯片輸出2路，兩個(gè)節(jié)點(diǎn)各輸出I路)連接到交換模塊，系統(tǒng)通過(guò)交換模塊形成一個(gè)聞速串行的互連拓?fù)渚W(wǎng)絡(luò)。
[0036]如圖3所示結(jié)構(gòu)即適用于主控模塊也適用于可定制模塊，模塊內(nèi)主要處理節(jié)點(diǎn)由兩片Xilinx Virtex-5 FX200T FPGA組成，單片F(xiàn)PGA內(nèi)嵌入了兩個(gè)PowerPC處理器硬核，處理器核通過(guò)內(nèi)部PLB總線完成與外圍設(shè)備的通信。每片F(xiàn)PGA外部具有獨(dú)立的存儲(chǔ)資源:DDR2 SDRAM, FLASH, QDR2 SDRAM以及上電引導(dǎo)PROM ;每片F(xiàn)PGA外部具有獨(dú)立的通信接口:以太網(wǎng)接口，Serial RapidIO接口，LVDS通信總線，RocketIO通信總線；每片F(xiàn)PGA外部具有獨(dú)立的調(diào)試接口:RS232接口。每片F(xiàn)PGA外部還具有獨(dú)立的DVI顯示接口，用于局部動(dòng)態(tài)重配置的演示及驗(yàn)證。同時(shí)，每片F(xiàn)PGA實(shí)現(xiàn)8路GPIO接口，實(shí)現(xiàn)模塊的輸入/輸出和中斷控制。
[0037]模塊內(nèi)部實(shí)現(xiàn)Serial RapidIO的全互連交換網(wǎng)絡(luò)，每個(gè)FPGA節(jié)點(diǎn)出一路4xRapidIO至模塊內(nèi)部交換芯片，出一路4x RapidIO接口至底板連接器。同時(shí)，交換芯片對(duì)外輸出2路4x RapidIO接口至底板連接器，構(gòu)成一個(gè)全互聯(lián)的多路Serial RapidIO高速串行網(wǎng)絡(luò)。
[0038]圖4所示為主控節(jié)點(diǎn)原理框圖，主控節(jié)點(diǎn)負(fù)責(zé)整個(gè)系統(tǒng)的控制、調(diào)度管理，通過(guò)RapidIO總線對(duì)可定制功能模塊進(jìn)行重配置，使得可定制模塊實(shí)現(xiàn)多種配置功能，利用FPGA的局部動(dòng)態(tài)重配置技術(shù)，主控模塊還可以在可定制功能模塊運(yùn)行過(guò)程中對(duì)其進(jìn)行部分功能的重配置，這種局部重配置不會(huì)影響其它部分的正常運(yùn)行。主控FPGA在上電過(guò)程中被配置成一個(gè)具有豐富外圍接口的可編程片上系統(tǒng)，包括高性能PowerPC處理器核、DDR2控制邏輯、大容量存儲(chǔ)FLASH控制邏輯、以太網(wǎng)控制邏輯、UART控制邏輯、離散量控制邏輯以及負(fù)責(zé)與模塊內(nèi)和系統(tǒng)內(nèi)其他節(jié)點(diǎn)進(jìn)行通信的RapidIO邏輯、RocketIO邏輯和LVDS通信邏輯。處理器核通過(guò)片內(nèi)PLB總線訪問(wèn)各個(gè)控制邏輯，通過(guò)RapidIO通信接口完成對(duì)重配置FPGA的局部動(dòng)態(tài)重配置。
[0039]圖5所示為重配置節(jié)點(diǎn)原理框圖，重配置節(jié)點(diǎn)采用FPGA重配置技術(shù)，可以根據(jù)不同的應(yīng)用需求，響應(yīng)主控節(jié)點(diǎn)的配置命令，加載不同的配置信息，執(zhí)行不同的功能任務(wù)。重配置節(jié)點(diǎn)內(nèi)部劃分靜態(tài)部分以及重配置區(qū)域，靜態(tài)部分為系統(tǒng)能夠正常運(yùn)行所需要的最小部分，包括高性能PowerPC處理器核、DDR2控制邏輯、大容量存儲(chǔ)FLASH控制邏輯、以太網(wǎng)控制邏輯、UART控制邏輯、離散量控制邏輯、QDR2控制邏輯、DVI顯示控制邏輯、對(duì)指定重配置區(qū)域進(jìn)行局部動(dòng)態(tài)配置的ICAP接口邏輯以及負(fù)責(zé)與模塊內(nèi)和系統(tǒng)內(nèi)其他節(jié)點(diǎn)進(jìn)行通信的RapidIO邏輯、RocketIO邏輯和LVDS通信邏輯。處理器核通過(guò)片內(nèi)PLB總線訪問(wèn)各個(gè)控制邏輯，在運(yùn)行處理任務(wù)的同時(shí)還可以響應(yīng)由主控FPGA發(fā)來(lái)的重配置命令，根據(jù)系統(tǒng)的不同需求，ICAP接口根據(jù)主控FPGA傳輸來(lái)的局部位流文件將指定重配置區(qū)域配置成具有不同功能的邏輯電路。系統(tǒng)在上電過(guò)程中，重配置節(jié)點(diǎn)僅僅被配置成一個(gè)具有靜態(tài)部分的功能電路，重配置區(qū)域則可以在系統(tǒng)運(yùn)行過(guò)程中根據(jù)系統(tǒng)的不同需求由主控節(jié)點(diǎn)完成對(duì)該部分的局部動(dòng)態(tài)配置。
[0040]系統(tǒng)運(yùn)行中，主控FPGA內(nèi)部邏輯電路始終保持不變，這部分功能在執(zhí)行處理任務(wù)的同時(shí)還需要對(duì)自己外圍資源進(jìn)行周期性的自檢，還需要為整個(gè)系統(tǒng)的RapidIO鏈路配置ID號(hào)，此外，主控節(jié)點(diǎn)還需要周期性的收集各個(gè)節(jié)點(diǎn)是否正確運(yùn)行。在系統(tǒng)運(yùn)行過(guò)程中重配FPGA周期性的收集節(jié)點(diǎn)內(nèi)部的運(yùn)行狀態(tài)，并周期性的向主控FPGA報(bào)告自己的運(yùn)行狀態(tài)。
[0041]系統(tǒng)運(yùn)行中，主控FPGA根據(jù)系統(tǒng)的具體運(yùn)行需求對(duì)重配置FPGA進(jìn)行局部動(dòng)態(tài)重配置，適合重配置FPGA的局部位流文件事先設(shè)計(jì)完成并存儲(chǔ)在主控FPGA外圍的大容量存儲(chǔ)設(shè)備中，主控FPGA內(nèi)嵌的處理器完成對(duì)這些文件的管理和傳輸工作，并完成對(duì)重配置過(guò)程的監(jiān)控功能。整個(gè)重配置過(guò)程如下:主控FPGA向需要重配置的FPGA發(fā)送重配置命令，重配置FPGA在收到這個(gè)命令之后停止與重配置區(qū)域有關(guān)所有任務(wù)，并向主控FPGA反饋重配置就緒信息；主控FPGA在收到就緒信息之后從外部大容量存儲(chǔ)設(shè)備中取出相應(yīng)的重配置位流，并且通過(guò)RapidIO傳輸協(xié)議傳輸至對(duì)應(yīng)的重配置節(jié)點(diǎn)；重配置節(jié)點(diǎn)在收到該部分的重配置位流之后向節(jié)點(diǎn)內(nèi)部的處理器核發(fā)送一個(gè)中斷請(qǐng)求，此時(shí)該處理器核收取對(duì)應(yīng)的位流文件，并且寫入至FPGA內(nèi)部的ICAP接口中，由ICAP接口邏輯完成對(duì)指定重配置區(qū)域的局部動(dòng)態(tài)配置，從而整個(gè)系統(tǒng)的定制化功能。
【權(quán)利要求】
1.基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，其特征在于:包括主控模塊、交換模塊和至少一個(gè)可定制功能模塊， 所述主控模塊包括至少一個(gè)主控節(jié)點(diǎn)，所述主控節(jié)點(diǎn)與主控節(jié)點(diǎn)之間相互連接， 所述交換模塊包括至少一個(gè)交換芯片，所述交換芯片與交換芯片之間相互連接， 所述可定制功能模塊包括至少一個(gè)重配置節(jié)點(diǎn)，所述重配置節(jié)點(diǎn)為重配置FPGA，所述重配置節(jié)點(diǎn)與重配置節(jié)點(diǎn)之間相互連接， 所述主控模塊通過(guò)交換模塊與可定制功能模塊相互連接，所述可定制功能模塊與可定制功能模塊之間通過(guò)交換模塊連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，所述主控節(jié)點(diǎn)為FPGA、CPU、DSP的一種或多種。
3.根據(jù)權(quán)利要求2所述的基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，其特征在于:所述重配置FPGA包括靜態(tài)部分和重配置區(qū)域， 所述靜態(tài)部分包括處理器、總線控制邏輯、存儲(chǔ)器控制邏輯、通信接口邏輯、重配置控制邏輯， 所述存儲(chǔ)器控制邏輯、通信接口邏輯、重配置控制邏輯分別與總線控制邏輯連接， 所述重配置控制邏輯通過(guò)總線控制邏輯與重配置區(qū)域連接， 所述處理器通過(guò)總線控制邏輯訪問(wèn)靜態(tài)部分的各個(gè)邏輯， 所述處理器通過(guò)重配置控制邏輯對(duì)重配置區(qū)域進(jìn)行配置， 所述處理器通過(guò)通信接口邏輯與主控FPGA和/或重配置FPGA通信。
4.根據(jù)權(quán)利要求3所述的基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，其特征在于:所述交換芯片為RapidIO交換芯片。
5.根據(jù)權(quán)利要求4所述的基于FPGA重配置技術(shù)的可定制嵌入式處理系統(tǒng)，其特征在于:所述主控節(jié)點(diǎn)與主控節(jié)點(diǎn)之間通過(guò)RapidIO交換芯片連接，所述重配置節(jié)點(diǎn)與重配置節(jié)點(diǎn)之間通過(guò)RapidIO交換芯片連接。
【文檔編號(hào)】G06F9/445GK103677917SQ201310670431
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2013年12月10日 優(yōu)先權(quán)日:2013年12月10日
【發(fā)明者】鄒晨, 韓強(qiáng), 趙小冬, 段小虎, 鄧豹, 袁跡, 高云, 劉陳 申請(qǐng)人:中國(guó)航空工業(yè)集團(tuán)公司第六三一研究所