向設備提供串行下載路徑的制作方法

向設備提供串行下載路徑的制作方法
【專利摘要】本發明涉及向設備提供串行下載路徑。在一個實施例中，接口可以包括各種機制，以處理輸入時鐘和數據信號。更具體地，接口包括第一復用器，以經由耦合到第一引腳的串行外圍接口(SPI)總線來接收第一數據信號；第二復用器，以經由耦合到第一IC的第二引腳的SPI總線來接收第一時鐘信號，以及經由耦合到I第三引腳的內部集成電路(I2C)總線來接收第二時鐘信號。此外，接口可以包括解碼器，以經由耦合到第四引腳的I2C總線來接收第二時鐘信號和第二數據信號。
【專利說明】向設備提供串行下載路徑
【背景技術】
[0001]許多不同類型的半導體器件包括執行指令的處理引擎。時常這些引擎執行是設備本身的固件并存儲在非易失生存儲器中的指令。
[0002]例如，諸如調諧器和解調器之類的廣播視頻芯片包括處理器，所述處理器執行存儲在嵌入式非易失性存儲器中的固件。然而，由于更新、代碼補丁和其它代碼修正，所以附加的代碼在系統加電時被下載到這些芯片，所述系統包括協助處理的芯片。在許多系統中，該代碼下載需要相對較長的時間量。由于下載的長度，系統啟動可以被延遲，所述系統可以是計算機系統，電視或其它視頻設備。時常下載經由諸如工業標準內集成(I2C)總線之類的標準總線發生。該總線具有在下載代碼補丁中相對耗時的已知協議。盡管如此，由于其工業標準的本質以及龐大的安裝基礎，系統的制造商維護該總線作為系統中各種芯片之間的主要雙向控制接口。

【發明內容】

[0003]根據一個方面，本發明指向包括接口的第一集成電路(1C)。該接口可以包括各種機制以處理輸入時鐘和數據信號。在一個實施例中，該接口包括:第一復用器和第二復用器，所述第一復用器經由耦合到第一IC的第一引腳的串行外圍接口(SPI)總線來接收第一數據信號，所述第二復用器經由耦合到第一 IC的第二引腳的SPI總線來接收第一時鐘信號并且經由耦合到IC的第三引腳的內集成電路(I2C)來接收第二時鐘信號。此外，接口可以包括解碼器，以經由耦合到IC的第四引腳的I2C總線來接收第二時鐘信號和第二數據信號。
[0004]該解碼器使得第一復用器響應于經由I2C總線接收的針對SPI總線的使能消息來輸出第一數據信號，并且否則輸出預定狀態信號，并使得第二多路復用器響應于該使能消息來輸出第一時鐘信號。
[0005]在一些實施方式中，第二 IC可耦合到第一 1C，其中該第二 IC包括SPI解碼器，以經由第二 IC的第一引腳來接收第一數據信號，以及經由第二 IC的第二引腳來接收第一時鐘信號。第二 IC進一步包括I2C解碼器，以經由第二 IC的第三引腳來接收第二數據信號，以及經由第二 IC的第二引腳來接收第二時鐘信號。
[0006]再有，包括SPI接口的第三IC可存在并耦合到至少第一 1C，以向第一 IC提供第一時鐘信號和第一數據信號。請注意:該第三IC的SPI接口沒有被配置為從第一 IC接收串行數據輸入，并進一步沒有被配置為向第一 IC傳遞片選信號。
[0007]本發明的另一個方面指向一種方法，用于在耦合到第一 IC的至少一個視頻IC中的I2C總線上接收SPl使能命令，在I2C總線上向第一 IC發送確認，以及響應于該確認來在至少一個視頻IC中的SPI總線上接收代碼下載。響應于由第一 IC的校驗和請求，視頻IC可以對代碼下載執行校驗和，并且向第一 IC傳遞該校驗和。反過來，響應于使能消息，視頻IC可以經由在視頻IC和調諧器IC之間耦合的串行線向調諧IC傳遞代碼下載。
[0008]再一個方面指向一種具有多個組件的系統，其包括片上系統(SoC)、一個或多個解調器、以及一個或多個調諧器。該SoC可具有解碼器，以將從解調器接收的比特流解碼成視頻數據，并且具有I2C接口和SPI接口，以分別經由I2C總線和SPI總線來與解調器通信。然而，SPI總線的片選信號可以在SoC和解調器之間未連接。
[0009]反過來，該解調器包括解碼器，以經由I2C總線來接收SPI總線的使能消息，并使得經由SPI總線從SoC傳遞的代碼下載從解調器輸出到調諧器。反過來，調諧器接收射頻(RF)信號，并且下變頻率和處理它，以向解調器提供第二頻率信號，用于解調成比特流。該調諧器可以包括SPI解碼器，以在調諧器和解調器之間耦合的串行線上經由解調器從SoC接收代碼下載，并在調諧器和解調器之間耦合的I2C總線的I2C時鐘線上從解調器接收SPI時鐘信號。
【專利附圖】

【附圖說明】
[0010]圖1是根據本發明實施例的系統的一部分的框圖。
[0011]圖2是根據本發明的另一個實施例的系統的實施方式的框圖。
[0012]圖3是根據本發明的還有另一個實施例的系統的框圖。
[0013]圖4是根據本發明實施例的系統的一部分的進一步細節的框圖。
[0014]圖5是根據本發明實施例的用于執行代碼下載的方法的流程圖。
[0015]圖6是根據本發明實施例的SPI解碼器的框圖。
[0016]圖7是根據本發明實施例的通信幀的框圖。
[0017]圖8是根據本發明實施例的包括在指令字節中的信息的框圖。
[0018]圖9是根據本發明實施例的傳遞的命令的框圖。
[0019]圖10是根據本發明實施例的系統的框圖。
【具體實施方式】
[0020]在各種實施例中，附加的總線可耦合在系統組件之間，以提供更高效的傳送機構用于代碼和其它信息的下載。雖然本發明的范圍并不在這點上被限制，在許多實施例中，諸如包括視頻IC(除了其它之外)的集成電路(IC)的半導體器件可經由控制接口耦合到諸如片上系統(SoC)的主系統處理器，該控制接口使用I2C總線實施。如上所述，由于該總線的復雜協議，減少的通信速度發生。因此在各種實施例中，附加的總線(在實施例中可以是諸如串行外圍接口(SPI)總線的另一個工業標準總線)也可耦合在至少某些系統組件之間，以例如在I2C總線上發生的通信控制下能夠實現代碼下載及其它信息的高速通信。
[0021]此外，為了減少對系統的影響，實施例可以修改方式提供該附加的串行總線。例如，通常雙向的SPI總線可以被實施為單個方向，以減少對更大量引腳的需要。此外，在一些實施例中，該SPI總線的減少的連接可發生在至少一些單獨的IC之間，例如，通過與I2C總線共享時鐘線和時鐘引腳以減少芯片不動產消耗。此外，在一些實施例中，可提供機制以例如在射頻(RF)通信期間通過向至少某些芯片隔離通信來減少噪聲。
[0022]現在參照圖1，所示的是根據本發明實施例的系統的一部分的框圖。如圖1中所示，系統100可以是諸如高清晰度電視之類的電視、機頂盒、數字視頻錄像機或其它視頻處理系統。正如所看到的那樣，經由天線105接收到的輸入RF信號可以被提供到調諧器110a，在一個實施例中，調諧器IlOa可以是單個管芯的RF 1C，其包括電路以接收和處理輸入RF信號。一般情況下，調諧器IlOa可包括諸如放大器、增益控制設備、混頻器、濾波器等模擬前端組件以接收、下變頻并處理該RF信號，以獲得較低的頻率信號(例如，諸如IF信號或低IF信號或基帶信號之類的中頻(IF))，其可以經由信號路徑115提供到單獨的1C，即解調器120al，所述解調器120al可以執行例如數字化和數字處理，其包括數字化處理的信號上的數字解調，以從而獲得解調后的比特流，所述解調后的比特流接著又可以經由信號路徑125提供到諸如SoC之類的處理器130。在各種實施例中，處理器130可以是包括諸如MPEG解碼器之類的視頻處理器的應用處理器，以解碼從解調器120al接收的輸入MPEG比特流。
[0023]請注意，在處理器130中處理之后，解碼后的視頻信息可提供到適當的接收設備(sink device)，諸如系統的顯示器、存儲設備等(為便于圖示，在圖1中未示出)。圖1的視圖因此示出視頻信號處理路徑的高級示圖，從接收信號經由天線105通過其在處理器130中的處理以及其最終輸出到給定目的地的。當然，可以理解的是，在其它實施例中，其它類型的信號處理路徑(諸如音頻或數據路徑)可作為替代而存在。 [0024]請注意，圖1進一步示出了附加的視頻信號處理路徑的存在，即包括調諧器IlOb并被配置為例如經由空中天線連接接收RF信號輸入的路徑，并且其接著耦合到第二解調器120bl，該第二解調器12(^在實施例中可以具有和解調器120al相同的配置。以及進一步，第三視頻信號處理路徑包括調諧器110。，所述調諧器110。可以耦合到還有一個不同的RF信號源，例如依次耦合到解調器UOca的電纜連接，該解調器UOcl再次可以和解調器120al —樣被配置。為便于圖示，未示出這些調諧器、解調器、和SoC之間的信號路徑，以致不模糊所示的其它細節。
[0025]假定調諧器IlOa被配置用于例如根據諸如DVB-S或DVB-S2的給定衛星廣播規范來處理經由天線105接收的廣播信號，調諧器IlOb被配置為接收和處理經由地面廣播標準(諸如DVB-T或DVB-T2)接收到的廣播信號，同時第三調諧器110。可被配置為根據還有另一個視頻規范來接收和處理信號，例如，諸如根據DVB-C標準的電纜連接。當然理解的是:本發明的范圍并不限于這些標準，并且各種調諧器可以被配置為處理其它類型的信號。相同的RF信號源(例如，天線或電纜連接)也可以饋送所有的調諧器，用于圖片功能中的觀看和錄制或圖片。再進一步理解的是:在給定的實施例中，更多或更少的信號處理路徑可存在。并且在某些實施方式中，替代單獨的調諧器和解調器1C，可能的是單獨的IC可包括調諧器和解調器，并在一些這樣的實施例中，調諧器和解調器可以實施在單個半導體管芯上。再進一步，可能的是:SoC可以執行解調操作，并且僅僅一個調諧器可被耦合在SoC前。許多其它配置都是可以考慮的，諸如耦合到SoC(沒有解調器)的多個調諧器，并且其中全部或至少一個調諧器可以如本文所述被配置以接收代碼更新。或者一個或多個解調器可能如本文所述被配置為接收代碼下載，雖然一個或多個相應的前端調諧器可不這樣配置。
[0026]這里為了討論的目的，進一步討論各種控制和通信線。具體而言，圖1示出處理器130和ICllOa和120al之間多個串行路徑的細節。在圖1中，處理器130可是關于向視頻IC提供控制通信的系統的主導裝置。為此，處理器130可包括第一串行接口 132和第二個串行接口 134，其每個都被配置為傳遞并接收串行通信。請注意:雖然在圖1中所示的實施例中，這些接口被示出為被耦合到各種視頻1C，但應理解的是，在給定系統中，這些相同的串行接口可以被耦合到許多其它系統組件(為便于說明，在圖1中未示出)，在其中這些總線可是多點(mult1-drop)串行通信總線。在所示實施例中，第一串行接口 132可是I2C接口，而第二串行接口 134可是SPI接口。
[0027]在圖1中所示的實施例中，I2C接口 132可經由包括數據線和時鐘線的I2C總線133耦合到每個視頻1C，即調諧器IlOa至110。和解調器120al至12(^。在一般情況下，該I2C總線可用來在下游方向上從處理器130傳遞控制信息到視頻1C。此外，在上游方向上，視頻IC可傳遞包括狀態信息的各種信息，諸如響應于由處理器的請求的信息等等或低數據速率有效載荷(payload)服務信息。
[0028]更具體地，I2C接口 132可用來傳遞時鐘信號(SCL)和數據信號(SDA)。一般情況下，當不需要I2C時鐘拉伸時，時鐘信號可以在單個方向上從處理器130傳遞到視頻1C，而信息可以經由數據線以雙向方式被傳遞。還要注意:IC間的I2C總線133a、133jP 133。可耦合在每對調諧器和解調器IC之間。
[0029]類似地，SPI接口 134可以經由包括數據線和時鐘線的SPI總線135耦合到每個視頻1C，即調諧器IlOa至110。和解調器120al至12(^。SPI接口 134可用來傳遞SPI時鐘信號(SCK)和SPI數據信號(SO)。一般情況下，對于根據本發明實施例的SPI總線，時鐘信號和數據信號都可在單個方向上從處理器130傳遞到視頻1C。為了在下游方向上提供代碼下載和其它信息的目的，請注意=SPI接口的片選線和串行數據輸入線(分別是CS和SI)可以是未連接的(至少對于和圖1中所示的設備的通信)。
[0030]通過向多個附加的IC(例如，包括至少一個調諧器和一個解調器以及潛在的多組調諧器和解調器對)添加附加的SPI總線，可能會發生不想要的信號耦合，這可能會不合意地影響各種信號處理路徑中的RF信號的接收和處理。因此，在一些實施例中，在SPI總線上傳遞的SPI流可在上游IC內選通(gated)，使得通信僅在適當時傳到下游1C，以減少耦合的影響。
[0031]現在參考圖2，所示的是根據本發明的另一個實施例的系統的實施方式的框圖。如圖2中所示，系統100'可以以通常和系統100相同的方式被配置。然而，請注意，在圖2的實施例中，每個解調器120al至UOca充當SPI通信的選通器，使得每個解調器可以獨立地充當關于下游通信的主導裝置，例如，`源自SoC130到對應的調諧器11(^至110。之一。以這種方式，當在給定解調器內選通時，可避免來自在SPI總線上傳遞的信號的不想要耦合。為了實現該布置，請注意:可在解調器上消耗兩個附加的引腳。例如，可通過使用一個或多個通用目的IO(GPIO)引腳來實施這些引腳。更具體地，如圖2中所示，單獨的SPI總線1363至136。可耦合在每個調諧器-解調器對之間。雖然該引腳的附加的使用可容納在給定的解調器內，但是可能的是，固有地具有較少數目的可用引腳的調諧器可能沒有足夠的引腳以接收SPI總線的額外信號。為此，實施例可以進一步提供配置，以能夠實現串行總線之間的信號線(和對應的引腳)的共享。
[0032]具體而言，現在參照圖3，所示是根據本發明的還有另一個實施例的系統的框圖。如圖3中所示，系統100"可以如上面所討論的那樣與圖2中的系統100'基本上相同地被布置。然而在這里請注意，只有單個附加的引腳和線耦合在調諧器和解調器對之間。在本實施例中，該單個線(131至136。)可以是對應于SPI總線的SDO線的串行數據線。然而，SPI總線的時鐘信號可以與針對I2C總線的時鐘信號共享或復用，并因此在內部IC的I2C總線133的時鐘線上通信。
[0033]現在參照圖4，所示的是根據本發明實施例的系統的一部分的進一步細節的框圖。系統200包括耦合到解調器IC220的調諧器IC210。在各種實施例中，每個IC可以是獨立芯片，諸如上面關于圖1至3所討論的。如所見的那樣，調諧器210包括I2C從解碼器212和SPI從解碼器214。當然，其它各種電路出現在調諧器內，即芯片的信號處理路徑，所述芯片的信號處理路徑可以包括模擬前端，以接收輸入RF信號并且將它們處理并下變頻到較低頻率，并且經由單獨的信號路徑(為便于圖示，在圖4中未示出)將它們提供給解調器220。
[0034]反過來，解調器220包括I2C從解碼器222。盡管未示出，可以理解的是，該解調器還可以包括SPI解碼器和其它電路。代之的是，解調器220的圖示部分一般可包括用來隔離通信的開關控制電路，使得只有當需要訪問時I2C總線(和SPI總線)是有效的。此外，解調器220可以包括開關SI，所述開關SI可用來禁用基于串行的通信，以避免對調諧器210的噪聲影響。因此，在RF活動期間(例如在調諧器210中的RF信號的接收和處理)，開關SI可禁用串行數據在I2C總線上被傳遞。此外，時鐘信號和SPI數據信號可以禁用或另作它用，以攜帶正常操作中需要的其它信號。
[0035]在圖4中所示的實施例中，信號線245可以是解調器220和調諧器210之間的SPI數據連接，以因此向調諧器210的SPI從解碼器214提供下游數據。依次，時鐘信號線250可以耦合在解調器220和調諧器210之間。時鐘信號線250可傳遞所選擇的時鐘信號，I2C總線的SCL時鐘信號或SPI總線的SPI時鐘信號，這取決于于解調器220內的控制。再有，附加的數據信號線255可耦合在解調器220和調諧器210之間。如本文進一步描述的那樣，該串行數據線可傳遞I2C總線的串行數據，如解調器220內控制的那樣。總的來說，線250和255可以形成解碼器之間的I2C總線。
[0036]在一般情況下，I2C總線可用來傳信息，所述信息用來控制SPI總線上的通信。更具體地，由于缺乏針對SPI總線的單獨片選信號，命令通信可在I2C總線上從上游源(例如，SoC或其它應用處理器)發送到解調器220，使得其在I2C解碼器222內被接收。響應于在該解碼器內的該命令通信的解碼，SPI時鐘信號或I2C時鐘信號是否在時鐘信號線250上被傳遞的控制可發生。更具體地，要在該時鐘信號線上被傳遞的信號可以由復用器224控制。雖然本文中描述為復用器，但是請注意:在各種實施方式中，諸如復用器之類的選擇元件和緩沖器可存在以使得能夠符合適當的電氣信令要求。更具體地，響應于該命令以使能SPI總線，解碼器222將指示復用器224以在時鐘信號線250上傳遞該SPI時鐘信號。
[0037]類似地，I2C解碼器222可以進一步控制啟用或禁用I2C總線上到調諧器的通信，從而以減少噪聲效果。具體而言，解碼器222可生成控制信號以使開關SI斷開，從而禁止數據信號線255上的輸出，并進一步適當地控制復用器224和226。該控制可以由解碼器222中的I2C寄存器直接實現，或由解調器(為便于圖示，在圖4中未示出)的內嵌處理器來間接地從它們實現。在實施例中，在該安靜的操作模式期間，復用器224可以被配置為在時鐘信號線250上傳遞預定值(例如，邏輯一)的穩定狀態信號。而反過來，復用器226可被控制為在SPI數據線245上傳遞預定值(例如，邏輯零)的穩定狀態信號。因此，通過使用諸如圖4中的布置，可以實現和I2C傳統操作的完整網絡兼容性，同時共享I2C和SPI總線之間的時鐘信號。如此，只有單個附加的數據線可耦合在解調器220和調諧器210之間，并且只有單個附加的引腳在調諧器210中使用。在一些實施例中，該附加的引腳可以與芯片現有的GPIO引腳適應或共享。例如，解調器和調諧器之間耦合的SPI線可以重復使用給定的控制線，諸如只在針對特定操作(諸如凍結模式控制信號)的正常操作期間使用的標志信號線，以將諸如代碼下載之類的串行數據從解調器傳遞到調諧器。其它連接可用來提供例如時鐘線的直通模式，使得解調器和調諧器之間耦合的單個時鐘線可傳I2C時鐘信號和SPI時鐘信號，以及調諧器可以向內部I2C和SPI解碼器提供所接收的時鐘信號。
[0038]再有，使用如圖4中那樣的實施方式，I2C總線可行動以仿效針對SPI總線的片選信號，并經由解碼器222，可響應于I2C總線上的通信來選通傳送到調諧器210的SPI。
[0039]現在參考圖5，所示是根據本發明實施例的用于執行代碼下載的方法的流程圖。如圖5中所示，方法300可以由SoC或其它應用處理器執行，所述SoC或其它應用處理器尋求以高效方式將代碼下載到處理器的一個或多個IC下游。基于本文中討論的目的，假定該代碼對應于針對這些芯片的固件的一些或全部。在本文的討論中，假設諸如圖1至3之一的布置，其中SoC將向多個調諧器和解調器下載一個或多個代碼補丁或內存圖像，其中一個或多個代碼補丁或內存圖像的一些可以是單個設計的常見實例。
[0040]圖5的方法300因此可以用來向一個或多個下游設備傳遞單個圖像。如所見的那樣，方法300可以通過在I2C總線上向至少一個視頻IC發送SPI使能命令來開始(框310)。在實施例中，此SPI使能命令可以因此使得解調器接收和解碼該命令，從而以能夠實現SPI接口的加電和配置。請注意:取決于該命令，僅僅解調器的SPI接口可被配置和加電，或從解調器到配對的調諧器的附加的通信可發生，以使得那個IC的SPI接口也可以在實例中被配置和使能，在所述實例中代碼下載將被指向該調諧器1C。在這種情況下，三步過程發生。首先，用到解調器120的特定I2C命令使能解調器I2C直通。然后I2C SPI使能命令被發送到調諧器。然后，特定的I2C命令被發送到解調器，以使能到調諧器的SPI直通。此時，調諧器準備好接收SPI流。
[0041]仍參考圖5，接下來，SoC可以在I2C總線上從視頻IC接收確認，所述確認指示了消息的成功接收和上述配置操作(框320)。響應于該通信，控制傳到框330，在那里代碼下載可以在SPI總線上被傳遞。更具體地，該下載可以以高速發生，例如，以高達幾十兆比特每秒(Mbps)的速度，以使得到選擇的目的地(例如，一個或多個視頻IC的代碼下載高效地發生(框330)。請注意，這種通信可以是用不需要確認的協議發送的塊通信，其細節將在下文進一步描述。
[0042]在這樣的通信之后，SPI禁用命令可以在I2C總線上發送到視頻1C，以因此使得一個或多個SPI接口被禁用(框340)。接下來，SoC可請求并從視頻IC經由I2C總線接收校驗和(框350)。該校驗和因此可對應于在所接收代碼下載上執行的校驗和運算的結果。控制接著傳到菱形360，以確定校驗和是否有效。如果有效，控制傳遞到框370，在那里可以進入正常系統操作，并因此，SPI總線上沒有另外的通信會發生，除非稍后指示的附加的代碼下載。
[0043]如果沒有確定有效的校驗和，代之的是，控制傳到框380，在那里可以進入錯誤狀態。作為示例，可以使能SoC內的錯誤狀態機，以確定錯誤的類型，并采取適當的校正行動。雖然在圖5的實施例中以該高水平被示出，但應該理解的是，本發明的范圍在這點上不被限制。
[0044]現在參考圖6，所示的是根據本發明實施例的SPI解碼器的框圖。在圖6中所示的實施例中，SPI解碼器214可以被配置為都經由SPI總線來接收各種信號，即經由線250接收SPI時鐘信號(SPI_CLK)和經由信號線245接收輸入串行數據(SPI_SI)。此外，SPI的解碼器214還接收使能信號(SPI_EN)。
[0045]此外，可從I2C解碼器經由信號線215接收各種控制信息以設置SPI解碼器用于接收并處理輸入SPI消息。因此，這些信號在I2C總線上從解調器傳遞到調諧器，并且然后I2C從解碼器212解析該信息，并發送命令至SPI解碼器214。具體而言，這些信號可以包括特定序程序密鑰和號碼信號(certain preamble key and number signal) (SPI_PBL_Key_[7:0]和 SPI_PBL_NUM[3:0])和附加的密鑰信號(SPI_SCBL_KEY[15:0])。此外，SPI 解碼器214用光輸入的芯片復位和系統時鐘信號(即，SPI_RST和SPI_SYS_CLK)。
[0046]響應于配置該解碼器用于解碼接收到的輸入配置信息，I2C解碼器，當接收SPI數據(例如，對應于代碼更新等等)時，它們可以例如經由輸出線260傳遞到設備的給定存儲器，所述輸出線260包括地址線SPI_WR_ADDR[31:0]和數據線SPI_WR_Data[7:0]，它可以引起通過經由寫使能線SPI_WR_Write傳遞的寫使能信號被寫入到設備的給定存儲器(諸如隨機存取存儲器)。
[0047]現在參見7，所示的是根據本發明實施例的SPI通信幀的框圖。如圖7中所示，幀400可以包括多個部分或狀態，包括:空閑狀態410，所述空閑狀態410可以是在其中等待序程序的等待狀態；在其中指令被解碼的解碼狀態415 ;和在其中接收各種信息的接收狀態420。一般情況下，數據幀可被格式化，以包括稱為BSPS的比特同步序程序序列；稱為指令字節(IB)的命令字節；稱為ADDS的地址索引序列；稱為PSS的可選有效載荷大小序列；以及稱為PAYS的有效載荷序列。
[0048]因此，如圖7中所示，幀400包括空閑狀態410。、一個或多個解碼狀態415。至415n、以及如420。一樣的相關聯的接收狀態。如進一步所見，空閑狀態410。包括在其中隨機信息可被傳遞的隨機部分312、和傳遞比特同步序程序序列的BSPS部分414。此后，解碼狀態4150發生并提供指令字節416，所述指令字節416如下面將所述那樣傳遞開始指令。
[0049]接著，接收狀態420。發生，所述接收狀態420。包括地址部分422以提供地址索引序列、可選的有效載荷大小序列部分424以提供PSS、以及包括消息信息的有效載荷序列426。請注意:消息可以被分段成多個接收狀態。因此，如圖7中所示，另一個解碼狀態415n_i被傳遞，所述另一個解碼狀態415n_i包括附加的指令字節416。在消息幀的結束，最后的解碼狀態415η可被傳遞，所述最后的解碼狀態415η包括指示停止消息的指令字節。此后，再次進入空閑狀態410i，例如針對另一個幀。雖然在圖7的實施例中以該高水平示出，但是應該理解的是，本發明范圍在這點上不被限制。
[0050]請注意，因為實施例避免需要來自常規SPI總線的片選信號，所以該CS信號和SPI時鐘信號之間的同步關系丟失。因此，來自I2C時鐘域的該芯選信號的相應仿效同步發生。為此，可提供比特同步機制。在各種實施例中，該同步機制可以通過如下來實現:使得SPI解碼器能夠檢測特定數目的連續字節，具有由寄存器可編程的預定值，例如，在一個實施例中具有為OxAA的默認值。該字節值可經由SPI_PBL_Key[7:0]信號傳遞到SPI解碼器。此夕卜，該字節通信的連續發生數目也可以是可編程的。在實施例中，該連續序列可以是介于I和16字節之間的序列。在實施例中，默認值O可以指示:只傳遞單個發生。此連續發生的數目可以經由SPI_FBL_NUM[3:0]信號被傳遞。請注意:該比特同步序程序可行動，以當在空閑狀態中時同步SPI解碼器的硬件狀態機，使得等于該比特同步序程序的有效載荷的部分不會引起幀的重新同步。
[0051]接著，參考圖8，所示的是根據本發明實施例的指令字節中包括的信息的框圖。如圖8中所示，指令字節416包括多個段416a至416e。在所示實施方式中，段416a是開始比特，段416b是地址偏移指示，416。是地址大小指示符，416d是有效載荷大小指示符，并且416^是奇偶指示符。在實施例中，指令字節的這些段的值可以根據下面的表1。雖然在圖8的實施例中用這些特定部分和值(以及順序)示出，但應該理解的是，本發明的范圍在這點上不被限制。
[0052]表格I
[0053]五始
[0054]1:開始(START):有效指令的開始標志
[0055]O:結束(STOP):幀結束的標志。
[0056]Add Off
[0057]1:偏移(OFFSET) =ADDS中的值是對當前絕對地址的正增量。
[0058]O:絕對(ABSOLUTE) =ADDS中的值是寫入的絕對地址。
[0059]Add 大小
[0060]O:地址索引序列ADDS是I個字節
[0061]1:地址索引序列A`DDS是2個字節
[0062]2:地址索引序列ADDS是4個字節
[0063]3:備用
[0064]PSS 大小
[0065]O:無有效載荷尺寸序列PSS。PAYS是I個字節。
[0066]1:無有效載荷尺寸序列PSS。PAYS是2個字節。
[0067]2:無有效載荷尺寸序列PSS。PAYS是4個字節。
[0068]3:無有效載荷尺寸序列PSS。PAYS是8個字節。
[0069]4:無有效載荷尺寸序列PSS。PAYS是16個字節。
[0070]5 =PSS是I個字節并攜帶PAYS大小。
[0071 ] 6 =PSS是2個字節并攜帶PAYS大小。
[0072]7 =PSS是4個字節并攜帶PAYS大小。
[0073]査遇
[0074]偶的奇偶比特。如果所有字節中的其總數不是偶數。指令等同于結束。
[0075]現在參考圖9，所示的是根據本發明實施例的經由I2C接口傳遞的命令的框圖，以使得在接收設備內設置SPI總線和解碼器，以能夠實現SPI總線通信的接收。
[0076]如圖9中所示，消息430可以包括各種字段，所述各種字段包括:配置數據字段、配置時鐘字段、序程序密鑰和號碼字段，如上所述以及SPI使能字段。在實施例中，SPI_C0NF_DATA提供SPI數據輸入引腳選擇，并且在默認狀態下不進行任何配置；SPI_C0NF_CLK提供SPI時鐘輸入引腳選擇，其選擇用作時鐘輸入的引腳，并在默認狀態下不應進行任何配置；以及SCI_PBL_KEY SCL_FBL_NUM字段，其包括上述序程序密鑰和號碼字段。
[0077]倘若提供由I2C總線控制的SPI總線上的通信的各種操作可由邏輯電路、解碼器等實現，那么可以理解的是:這樣的邏輯電路和/或解碼器可以執行存儲在以其上寫入各種指令的非臨時性計算機可讀存儲介質的形式的物品中的指令。這些指令可使得各種邏輯電路和解碼器執行如本文所述的SPI總線上的I2C總線控制的通信。
[0078]實施例可以以許多不同的系統類型被實施，諸如機頂盒、高清晰度或標準數字電視等。一些應用程序可實施在包括模擬電路和數字電路的混合信號電路中。現在參考圖10，所示的是根據本發明的一個實施例的系統的框圖。如在圖10中所示，系統600可包括被耦合以從天線源601(諸如空中天線)接收RF信號的電視。然而，在其它實施例中，原始源可是電纜分布、衛星或其它源，其然后通過數字地面網絡再次分布。輸入RF信號可以被提供到調諧器605，所述調諧器605在一個實施例中是單芯片調諧器。正如所見的那樣，調諧器605可包括存儲器602和接口 604，所述存儲器602用來存儲可執行指令，而接口 604可以包括接口 I2C接口電路和SPI接口電路。
[0079]輸入RF信號被提供給調諧器605用于調諧到想要的信號通道。雖然本發明的范圍在這點上不被限制，但是調諧器605可以包括各種電路。例如，在一個實施例中，調諧器605可以包括帶通濾波器，所述帶通濾波器具有耦合到低噪聲放大器(LNA)的輸出，以接收和放大RF信號。LNA的輸出也可以提供到另一個帶通，該帶通又接著耦合到混頻器。接下來，混頻器將輸入RF信號下變頻到IF輸出，其可經由信號處理路徑被傳遞到解調器610，用于由模擬-數字轉換器(ADC)612進行的數字化。
[0080]仍參考圖10，ADC612的數字化輸出可以提供到包括解調器電路615的附加的處理電路。如進一步所見，解調器610包括接口 608，所述接口 608包括I2C和SPI接口電路。此外，如上所述，解調器可包括可以存儲可執行指令的存儲器616。存儲器602和616可以根據本發明實施例經由本文所討論的組合的I2C和SPI機制接收和存儲代碼更新。
[0081]解調器615的輸出可以對應于諸如MPEG-TS之類的傳輸流，所述傳輸流被提供到主處理器620用于進一步處理成可提供到顯示器630的音頻視覺信號，諸如計算機監視器、平板電視或其它這種顯示器。進一步注意的是:根據I2C和SPI通信路徑的控制通道可出現在主處理器620和解調器610之間。為了在下游方向向調諧器605提供代碼更新或其它信息的進一步下載，請注意:解調器610和調諧器605之間的I2C總線的存在。此外，請注意單個串行數據線(即SPI數據)的存在，以能夠實現代碼更新的下載，用于存儲在(例如)調諧器的存儲器602中。
[0082]雖然已經關于有限數目的實施例描述了本發明，但是本領域技術人員將領會其眾多修改和變化。意圖的是，所附權利要求覆蓋落入本發明的真實精神和范圍之內的所有這樣的修改和變化。
【權利要求】
1.一種裝置，包括: 包括接口的第一集成電路(IC)，所述接口具有: 第一復用器，以經由耦合到第一IC的第一引腳的串行外圍接口(SPI)總線來接收第一數據信號； 第二復用器，以經由耦合到第一 IC的第二引腳的SPI總線來接收第一時鐘信號，以及經由耦合到IC的第三引腳的內部集成電路(I2C)總線來接收第二時鐘信號； 解碼器，以經由耦合到IC的第四引腳的I2C總線來接收第二時鐘信號和第二數據信號，其中解碼器將使得第一復用器響應于經由I2C總線接收的SPI總線的使能消息來輸出第一數據信號，并且否則就輸出預定狀態信號，并使得第二復用器響應于使能消息輸出第一時鐘信號。
2.根據權利要求1的裝置，進一步包括開關，以將第二數據信號耦合到第一IC的輸出引腳。
3.根據權利要求2的裝置，其中， 解碼器將使得第二復用器在I2C總線上的數據通信期間輸出第二時鐘信號，并在耦合到第一 IC的第二 IC中的射頻(RF)信號的接收期間輸出第二預定狀態信號。
4.根據權利要求1的裝置，進一步包括耦合到第一IC的第二 1C，所述第二 IC包括SPI解碼器以經由第二 IC的第一引腳來接收第一數據信號，并經由第二 IC的第二引腳來接收第一時鐘信號。
5.根據權利要求4的裝置，其中， 第二 IC進一步包括I2C解碼器，以經由第二 IC的第三引腳來接收第二數據信號，并經由第二 IC的第二引腳來接收第二時鐘信號。
6.根據權利要求4的裝置，其中， 第一 IC包括解調器，并且第二 IC包括調諧器。
7.根據權利要求4的裝置，其中， SPI總線上第一數據信號的通信將向第一 IC和第二 IC中的至少一個提供代碼補丁，并且否則第一復用器將傳遞預定狀態信號。
8.根據權利要求4的裝置，其中， I2C總線在第一 IC的RF操作期間中是有效的，并且SPI總線在第一 IC的RF操作期間被禁用。
9.根據權利要求1的裝置，進一步包括了包括SPI接口的第三1C，以向第一IC提供第一時鐘信號和第一數據信號，其中第三IC的SPI接口沒有被配置為從第一 IC接收串行數據輸入。
10.如權利要求9所述的裝置，其中， 第三IC的SPI接口沒有被配置為向第一 IC傳遞片選信號。
11.根據權利要求9所述的裝置，其中， 第三IC包括I2C接口，以向第一 IC提供第二數據信號和第二時鐘信號，其中第三IC將在I2C總線上傳遞使能信號以仿效片選信號，以使得第二 IC的第一復用器輸出第一數據信號。
12.—種系統,包括:片上系統(SoC)，所述片上系統包括解碼器，以將從耦合到SoC的解調器接收的比特流解碼為視頻數據，SoC進一步包括內部集成電路(I2C)接口，以經由I2C總線來與解調器通信，并且包括串行外圍接口(SPI)接口，以經由SPI總線來與解調器通信，其中SPL總線的片選信號在SoC和解調器之間未連接； 解調器，所述解調器耦合到SoC，以向SoC提供比特流，所述解調器包括解碼器，以經由I2C總線來接收SPI總線的使能消息，并使得經由SPL總線從SoC傳遞的代碼下載從解調器輸出到調諧器；以及 調諧器，所述調諧器耦合到解調器，以接收射頻(RF)信號，并且下變頻和處理RF信號，以向解調器提供第二頻率信號用于解調成比特流，所述調諧器進一步包括SPI解碼器，以在調諧器和解調器之間耦合的串行線上經由解調器從SoC接收代碼下載，并在調諧器和解調器之間耦合的I2C總線的I2C時鐘線上從解調器接收SPI時鐘信號。
13.根據權利要求12的系統，其中， 解調器進一步包括第一復用器，以經由SPI總線接收代碼下載，并經由解調器的第一輸出引腳來輸出到代碼下載，并且包括第二復用器，以經由耦合到解調器的第二引腳的SPI總線來接收SPI時鐘信號，并經由耦合到IC的第三引腳的I2C總線來接收I2C時鐘信號，并且經由IC的第二輸出引腳來輸出SPI時鐘信號和I2C時鐘信號之一。
14.根據權利要求12的系統，其中， 在代碼下載的通信后，解調器將在調諧器和解調器之間耦合的I2C總線的I2C時鐘線上傳遞I2C時鐘信號。
15.根據權利要求12的系統，其中， 在調諧器中的RF通信的接收期間，解調器將禁用在調諧器和解調器之間耦合的I2C總線。
16.—種系統,包括: 片上系統(SoC)，所述片上系統包括解碼器，以將輸入信息解碼成視頻數據，SoC進一步包括內部集成電路(I2C)接口，以經由I2C總線來與第一集成電路(IC)通信，并且包括串行外圍接口(SPI)接口，以經由SPI總線來與第一IC通信，其中SPI總線的片選信號在SoC和第一 IC之間未連接；以及 第一 IC,所述第一 IC f禹合到SoC,以向SoC提供輸入信息,第一 IC包括解碼器，以經由I2C總線接收SPI總線的使能消息，并使得經由SPI總線從SoC傳遞的代碼下載能夠被存儲在第一 IC的存儲器中。
17.根據權利要求16的系統，進一步包括耦合到第一IC的第一調諧器，以接收射頻(RF)信號，并且下變頻和處理RF信號，以向第一 IC提供第二頻率信號，用于解調為輸入信息，第一調諧器進一步包括SPI解調器，以在第一調諧器和第一 IC之間耦合的串行線上經由第一 IC從SoC接收代碼下載，以及在第一調諧器和第一 IC之間耦合的I2C總線的I2C時鐘線上從第一 IC接收SPI時鐘信號。
18.根據權利要求16的系統，其中， 所述第一 IC進一步包括第一復用器，以經由SPI總線接收代碼下載，并經由第一 IC的第一輸出引腳來輸出到代碼下載，并且包括第二復用器，以經由耦合到第一 IC的第二引腳的SPI總線來接收SPI時鐘信號，以及經由耦合到第一 IC的第三引腳的I2C總線來接收I2C時鐘信號，以 及經由第一 IC的第二輸出來輸出SPI時鐘信號和I2C時鐘信號之一。
【文檔編號】G06F13/42GK103761209SQ201310643239
【公開日】2014年4月30日 申請日期:2013年9月6日 優先權日:2012年9月6日
【發明者】D·勒戈夫, P·布勞因, E·莫熱 申請人:硅實驗室公司