用于FinFET標準單元中多晶硅單元邊緣結構的布局驗證方法
【專利摘要】本發明公開了一種使用具有OD邊緣上多晶硅的FinFET標準單元結構的標準單元的方法。使用FinFET晶體管限定標準單元并且標準單元具有與半導體鰭相交的交叉點處形成晶體管的柵極結構。多晶硅偽結構形成在標準單元的有源區或者OD區域的邊緣上。在設計流程中，用于標準單元的預布局網表原理圖包括與標準單元的邊緣上的多晶硅偽結構對應的三端子MOS器件。在自動置放和布線處理之后使用標準單元形成器件布局，提取后布局網表。如果兩個標準單元相互鄰接，在共同邊界上形成一個多晶硅偽結構。然后進行布局的布局與原理圖對比，對比預布局網表與后布局網表以驗證獲得的布局。也公開了其他的方法。本發明還公開了用于FinFET標準單元中多晶硅單元邊緣結構的布局驗證方法。
【專利說明】用于FinFET標準單元中多晶硅單元邊緣結構的布局驗證 方法
[0001] 本申請要求2013年3月12日提交的、申請號為No. 61/778,036、名稱為"Methods for Layout Verification for Polysilicon Cell Edge Structures in FinFET Standard Cell"的美國臨時申請的利益，該申請通過引用全部并入本文中。
[0002] 相關申請的交叉引用
[0003] 本申請涉及同時提交的申請號為No. TBD、名稱為"Methods for Layout Verification for Polysilicon Cell Edge Structures in FinFET Standard Cells using Filter"、代理卷號為No. TSM12-1366的共同未決美國專利申請，該申請通過引用全 部并入本文中。
【技術領域】
[0004] 本發明實施例總體上涉及為形成用于集成電路的標準單元的FinFET晶體管的使 用，更具體地，涉及在使用自動置放和布線和設計工具制造集成電路時，對標準單元方法學 中使用的FinFET晶體管的布局與原理圖驗證的方法。
【背景技術】
[0005] 設計集成電路以實現用戶定義功能是耗時的并且可將市場周期延時。開發了帶有 自動置放和布線軟件工具的標準單元庫的使用以縮短設計和驗證新集成電路所需的時間。 通過使用已被作為標準單元實現的預定義功能模塊，設計周期縮短。自動軟件工具可以接 收原理圖形式的期望設計的功能描述作為輸入，使用單元置放和布線算法，生成實現所述 原理圖的集成電路布局。
[0006] 另外，晶體管制造的近期發展已經替代了傳統帶有finFET器件的平坦金屬氧化 物半導體（MOS)FET晶體管。通過形成半導體材料的三維鰭，以及在鰭上方制造金屬或者多 晶硅柵極結構，晶體管的柵極長度對于給定面積可以更長，這提高了器件性能（即使半導體 工藝繼續縮減時)，并提高了密度。標準單元庫現使用finFET晶體管實現。然而，標準單元 方法中finFET晶體管的使用在驗證中產生另外的問題。
【發明內容】
[0007] 為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種方法，包 括：
[0008] 限定包括至少一個晶體管和形成在單元邊緣上的多晶硅偽結構的標準單元；
[0009] 使用所述標準單元由輸入的門級網表形成預布局原理圖網表，其中所述預布局原 理圖網表包括對應于每個所述多晶硅偽結構的三端子器件；
[0010] 使用所述門級網表，進行自動置放和布線處理以使用所述標準單元形成用于制造 集成電路的布局網表；
[0011] 使用所述布局網表，布局所述標準單元并且在所述標準單元之間布局布線連接以 形成用于所述集成電路的布局；
[0012] 從用于所述集成電路的所述布局中提取后布局網表原理圖，所述后布局網表原理 圖包括用于所述布局網表中的每個多晶硅偽結構的三端子器件；以及
[0013] 對比所述預布局網表與所述后布局網表。
[0014] 在可選實施例中，所述方法進一步包括：在執行所述自動置放和布線期間，如果兩 個所述標準單元相互相鄰置放，則在這兩個相鄰的標準單元共用的公共邊界處形成鄰接的 多晶硅偽結構。
[0015] 在可選實施例中，所述方法進一步包括：向所述后布局網表加入模擬所述鄰接的 多晶硅偽結構的泄漏電流的電阻器。
[0016] 在可選實施例中，對于布局中的每個鄰接的多晶硅偽結構，在所述后布局網表原 理圖中提供成對的三端子器件，每個三端子器件的柵極端子連接到另一個三端子器件的柵 極端子，并且每個三端子器件的體端子連接到另一個三端子器件的體端子。
[0017] 在可選實施例中，所述三端子器件均都包括具有源極端子、柵極端子和體端子的 M0S器件。
[0018] 在可選實施例中，所述方法進一步包括：對所述布局網表進行布局參數提取處理， 向所述后布局網表加入寄生電阻和電容。
[0019] 在可選實施例中，所述方法進一步包括：使用所述后布局網表進行所述集成電路 的電性能的仿真。
[0020] 在可選實施例中，每一個所述標準單元都進一步包括至少一個finFET器件。
[0021] 在可選實施例中，所述標準單元中的至少一個進一步包括至少兩個finFET器件。
[0022] 根據本發明的另一方面，還提供了一種用于制造集成電路的方法，包括：
[0023] 限定功能庫，所述功能庫實現為包括finFET器件的標準單元；
[0024] 在每個標準單元中，在單元邊緣上形成覆蓋所述finFET器件的至少部分鰭的多 晶娃偽結構；
[0025] 為包括與每個所述多晶硅偽結構對應的三端子M0S器件的每個標準單元，限定網 表原理圖；
[0026] 使用所述標準單元接收限定實現集成電路的期望功能的門級網表；
[0027] 使用所述標準單元形成預布局原理圖網表，所述預布局原理圖包括用于所述標準 單元中的每個所述多晶硅偽結構的三端子M0S器件；
[0028] 使用所述門級網表，進行自動置放和布線處理以使用所述標準單元生成實現用戶 定義功能的布局網表；
[0029] 進行布局以對集成電路實施所述布局網表；
[0030] 從所述布局中提取后布局原理圖網表，所述后布局原理圖包括與所述布局中的每 個多晶硅偽結構對應的三端子M0S器件；
[0031] 對比所述預布局原理圖網表與所述后布局原理圖網表以獲得對比結果；以及
[0032] 響應于所述對比結果，通過由所述后布局原理圖形成光掩模生成輸出來制造集成 電路。
[0033] 在可選實施例中，所述方法進一步包括：在獲得所述對比結果之后，從所述布局中 提取布局參數數據并且將所述布局參數數據加入到所述后布局網表中；以及，使用所述布 局參數數據和所述后布局網表，進行仿真以確定所述集成電路設計是否符合預定電特性。
[0034] 在可選實施例中，所述方法進一步包括：確定所述集成電路設計失敗是否符合所 述預定電特性；以及，修改所述門級網表。
[0035] 在可選實施例中，在所述自動置放和布線期間，對于相互相鄰的每對標準單元，在 這兩個標準單元的公共邊界處形成所述布局中的共用多晶硅偽結構。
[0036] 在可選實施例中，對于每個所述共用多晶硅偽結構，后布局提取的網表包括兩個 三端子M0S器件，每個三端子M0S器件都具有柵極端子、源極端子和體端子，并且所述柵極 端子相互連接且所述體端子相互連接。
[0037] 在可選實施例中，對于每個所述共用多晶硅偽結構，所述后布局原理圖網表包括 模擬與所述共用多晶硅偽結構相對應的泄漏電流的電阻器。
[0038] 在可選實施例中，在所述預布局原理圖網表與所述后布局原理圖網表對比期間， 不對比所述電阻器。
[0039] 根據本發明的又一方面，還提供了一種用于形成集成電路的方法，包括：
[0040] 接收門級網表，所述門級網表限定所述集成電路的功能；
[0041] 限定使用finFET標準單元形成的預定塊的標準單元庫,每個finFET標準單元都 包括至少一個半導體鰭、至少一個多晶硅柵極以及一個或者多個單元邊緣處的偽多晶硅結 構，所述偽多晶硅結構覆蓋所述至少一個半導體鰭的一部分；
[0042] 使用所述標準單元由所述門級網表形成預布局網表原理圖，對于每個所述偽多晶 硅結構，所述預布局網表原理圖具有帶柵極端子、源極端子以及體端子的三端子M0S器件；
[0043] 使用所述門級網表，進行所述標準單元的自動置放和布線以實現所述集成電路的 所述功能，并且提供布局網表；
[0044] 使用所述標準單元形成用于對所述集成電路實現所述功能的布局；
[0045] 從所述布局中提取后布局原理圖網表,所述后布局原理圖網表包括用于所述布局 中的每個偽多晶硅結構的三端子M0S器件；以及
[0046] 通過進行對比所述預布局原理圖網表與所述后布局原理圖網表的布局與原理圖 對比來驗證所述布局。
[0047] 在可選實施例中，所述方法進一步包括：在所述自動置放和布線期間，對于相鄰的 所述標準單元，在相鄰的所述標準單元的公共邊界處形成鄰接的偽多晶娃結構。
[0048] 在可選實施例中，對于所述鄰接的偽多晶娃結構，所述后布局網表原理圖包括成 對的三端子M0S器件，每個三端子器件都具有柵極端子、源極端子和體端子，并且所述柵極 端子相互連接，所述體端子相互連接。
[0049] 在可選實施例中，所述方法進一步包括：對于所述鄰接的偽多晶硅結構中的每一 個，在所述后布局原理圖網表中提供電阻器，所述電阻器模擬所述鄰接的多晶硅結構的泄 漏電流。
【專利附圖】
【附圖說明】
[0050] 為更完整地理解本文所述的示例性實施例及其優點，現將結合附圖所進行的以下 描述作為參考，其中：
[0051] 圖1示出實施例使用的用finFET晶體管器件形成的標準單元器件的投影圖；
[0052] 圖2示出圖1的標準單元的平面圖；
[0053] 圖3示出圖1的部分標準單元的截面圖；
[0054] 圖4A示出實施例使用的成對標準單元的簡化平面圖，圖4B示出圖4A的成對標準 單元的預布局仿真模型，以及圖4C示出包括單元邊緣上偽多晶硅的成對標準單元的后布 局仿真模型；
[0055] 圖5A示出在鄰接操作用于示范性實施例之后圖4的成對標準單元的簡化平面圖； 圖5B示出圖5A的成對標準單元的預布局仿真模型原理圖，以及圖5C示出圖5A的成對標 準單元的后布局仿真模型，包括共用單元邊緣部分上的鄰接的偽多晶硅；
[0056] 圖6A示出實施例的標準單元的布局的另一平面圖，圖6B示出圖6A中標準單元的 原理圖網表使用的三端子器件；
[0057] 圖7A示出實施例使用的成對標準單元的布局的平面圖，圖7B示出圖7A中單元的 共用偽多晶硅結構的預布局原理圖網表部分，以及圖7C示出圖7B中共用偽多晶硅結構的 后布局原理圖；以及
[0058] 圖8示出各種實施例使用的方法流程圖。
[0059] 除非另有說明，不同附圖中的相應標號和符號通常指相應部件。將附圖繪制成清 楚地示出實施例的相關方面而不必須成比例繪制。
【具體實施方式】
[0060] 下面，詳細討論本發明示例性實施例的制造和使用。然而，應該理解，所述實施例 提供了許多可以在各種具體環境中實現的可應用的構思。所討論的具體實施例僅僅示出了 制造和使用各種實施例的具體方式，而不用于限制說明書或者所附權利要求的范圍。
[0061] 在標準單元設計中，諸如集成電路設計者的用戶使用聯合應用從而形成設計流程 的成套軟件工具。可包括便攜式和可移動設備(例如，筆記本電腦和平板電腦以及甚至智能 手機設備）的工作站或者個人電腦可用于與設計工具配合工作。用于設計的共享數據文件 可存儲在諸如磁盤或者閃存設備的非易失性存儲器中，或者連接至網絡或者甚至在互聯網 端口上訪問的服務器上。這些軟件工具為用戶提供一種使用標準單元庫的預定義邏輯單 元，設計后續被制造為集成電路的新電路功能的方法。所述設計工具能夠使用戶使用數字 電路仿真來仿真功能設計的操作、驗證功能設計，然后使用為設計選擇的標準單元的預確 定單元布局以及使用從功能設計獲得的門級網表原理圖將標準單元自動置放一起，在置放 在布局中的標準單元之間布線互連件，在半導體晶圓上布局標準單元和布線互連件。然后， 網表原理圖提取步驟生成與通過自動工具生成的布局對應的布局網表原理圖。
[0062] 如下更詳細的描述，進行布局提取網表和從功能設計獲得的原理圖網表之間的布 局與原理圖對比。進行該對比以驗證自動置放和布線工具已正確地生成功能設計的布局。 [0063] 所選的標準單元選自對具體的半導體生產設備(可稱為工廠)參數化的商用庫。由 于標準單元庫被參數化，要制造的硅器件應該以使用后布局網表原理圖（包括RC負載和寄 生器件模型)實施的后布局仿真緊密配合的方式操作。采用這種方式，用戶可以迅速生成新 集成電路并且可確保從制造商獲得的硅如期望的進行操作。用于標準單元方法的軟件設計 工具可從市場上幾個供應商購買到。
[0064] 圖1示出各種實施例使用的標準單元100的簡化投影圖。標準單元100使用 finFET晶體管實現。在finFET晶體管中，半導體材料的鰭形成在絕緣層上方。這種半導體 鰭可包括用于晶體管的源極區和漏極區。這種鰭可具有在溝道區的任一側上的源極和漏極 摻雜區，或者以可選的方式，鰭可以是均勻摻雜的。鰭可使用絕緣體上硅（SOI)技術形成， 或者可從半導體材料(例如，硅)的外延層圖案化。在圖1中，鰭107平行布置并且延伸穿過 標準單元100的源極區或者"0D"區。
[0065] 使用標準單元設計集成電路提供了一種通過使用已知的功能單元模塊庫（a library of functional primitive block)減少實現娃新功能所需的設計周期時間的 方法，其中已知的功能單元模塊包括例如但不限于NAND-NAND、NAND-NOR、XOR、AND-0R邏 輯模塊，以及其他功能模塊，例如，加法器、多路復用器、解復用器、觸發器、寄存器文件 (register files)、輸入和輸出緩存器等。寄存器文件、堆棧以及其他數據存儲模塊也可為 標準單元庫的部分。通過使用已具有在晶體管級定義的驗證布局的模塊庫，對于要制造的 集成電路的每個新功能定義，除去了進行布局設計的需要。
[0066] 進一步地，通過使用具有預確定均勻布局間距的物理單元結構定義的標準單元 庫，可以獲得單元的緊密堆積，因此實現了晶體管的非常密集的置放。自動置放和布線工具 可與標準單元庫和標準單元對應的的預定義布局一起使用以進一步縮短制造實現用戶定 義功能的集成電路需要的時間。標準單元100是使用finFET晶體管形成的標準單元的一 個示例性實例。
[0067] 柵極導體109示出為在標準單元100中平行并且與鰭107相交形成。柵極導體 109可以為例如形成在鰭上方的多晶硅，如摻雜的多晶硅材料。在柵極導體109和半導體 鰭107之間的交叉點處，可以通過薄柵極電介質，例如，形成在柵極多晶硅和鰭之間的氧化 物、氮化物或者低k介電材料，形成finFET M0S晶體管。當finFET M0S晶體管與傳統的平 坦M0S晶體管對比時，finFET M0S晶體管每單元硅面積具有擴大的柵極寬度，因為finFET M0S晶體管，不像之前使用的平坦晶體管不同，具有包括半導體鰭的兩個垂直側的柵極區以 及水平頂部，該水平頂部利用三維鰭結構大大增加了柵極寬度而沒有增加器件需要的集成 電路的表面積。在泄漏電流方面，FinFET器件也趨向具有更高的性能，以及對短溝道影響 的更低敏感度。由于隨著更高性能的半導體工藝器件尺寸繼續減小，因而提高了 finFET器 件的使用。
[0068] 多晶硅結構103形成在標準單元100的邊緣上。0D邊緣結構上的這些多晶硅 ("P0DE")用于在加工期間保護半導體鰭的端部。即，P0DE多晶硅結構103不作為M0S器件 的柵極電連接而是"偽"結構，不具有電路中的功能。P0DE結構覆蓋并且保護單元中的鰭 107的端部，在處理期間提供附加的可靠性。
[0069] 圖2描繪了圖1標準單元100的平面圖。在圖2中，簡化的平面圖示出了單元100 的有源區或者0D區113,并且多晶硅結構包結構括柵極109和P0DE結構103。
[0070] 圖3描繪了圖1中示出的部分標準單元11的截面圖。在圖3中，截面沿圖1示出 的半導體鰭107中的一個獲得。多晶硅柵極109示出為與鰭107相交；M0S晶體管可形成 在鰭和柵極的交叉點處。柵極介電材料(例如，二氧化硅）形成在鰭上方并且位于柵極109 下面，但是為了簡化沒有示出。P0DE結構103示出在標準單元100的邊緣處并且保護半導 體鰭107的端部。區域111示出了 P0DE103和鰭107的關系。
[0071] 在現有技術的傳統標準單元設計流程中，如P0DE結構103的偽多晶硅結構有時簡 單建模為未連接的布線。然而，這種現有技術方法使用的仿真不精確，因為當多晶硅結構形 成在部分有源區的上方時，這形成了制造的硅中的有源器件，并且這種器件增加了寄生電 容、電阻，并且可提供泄漏電流。為PODE結構使用"布線"模型，導致了不精確的預布局和 后布局仿真。即，由于所述模式不反映物理器件，仿真也沒正確預測最終由門級設計制造的 硅器件的性能。
[0072] 圖4A、4B和4C示出了標準單元布局（預布局仿真原理圖和后布局仿真原理圖）之 間的關系，例如但不限于兩個包括P0DE結構的標準單元120和140。這些標準單元為各種 實施例可以使用的單元的實例。
[0073] 在圖4A中，在平面圖中，標準單元120 (可以為第一尺寸的M0S晶體管）示出為柵 極129覆蓋0D或者有源區133。P0DE結構123被示出在單元120的邊緣處。類似地，示出 了標準單元140,其可以為例如較小尺寸的M0S晶體管。柵極149被示出用在單元140的邊 緣處的P0DE結構143覆蓋0D或者有源區153。注意到，對于finFET器件，有源區可被視為 "鰭"，但是通常有源區指器件可形成在標準單元中的氧化物定義區或者0D區。該術語在本 文使用；術語"有源區"為標準單元的0D區。標準單元可具有多于一個的0D區。
[0074] 圖4B示出標準單元120和140的預布局仿真原理圖。實質上，在這種簡化的實 例中，標準單元120和140的每一個都提供了單一的M0S晶體管。在圖4B中，晶體管模型 M120表示標準單元120并且M140表示標準單元140。這些"網表1"模型可用于進行例如 器件的功能仿真。沒有寄生信息或者布局相關的參數在預布局仿真中使用。注意到，由于 兩個單元120和140在有源區的尺寸方面不同，因此兩個晶體管M120和M140可具有例如 不同的驅動強度。此處提出的這些簡單的標準單元僅用于說明，并且各種實施例中的其他 標準單元可包括附加的晶體管。
[0075] 圖4C示出標準單元120和140的后布局仿真模型原理圖。如圖4C中所示，圖4A 示出的偽多晶硅結構123和143的使用，P0DE結構，產生了后布局仿真模型中所示的電容 性負載，如多晶硅123的P123以及多晶硅143的P143。如圖4C中所見，這些結構的每一個 都向原理圖增加了三端子器件，或者3T器件。P0DE結構123看起來好像位于源極區上方并 且具有體端子的多晶硅柵極，以便形成三端子-源極、柵極和體部。對于標準單元140的模 型中的P143結構同樣是正確的。
[0076] 圖5A、5B和5C示出了鄰接置放工藝實施之后上面圖4A、4B和4C中示出的標準單 元120和140。由于兩個相鄰的標準單元(例如，圖4A、4B和4C中120和140)處的P0DE結 構可以共用，置放和布線工具設計成通過在兩個單元的公共邊界處形成單個的P0DE結構 來鄰接這些相鄰的單元。這種單元鄰接工藝通過去除多余的結構和共用兩個單元之間的邊 緣多晶娃結構提高了集成電路上標準單元的填充密度（packing density)。
[0077] 如圖5A所示，現標準單元120和140鄰接并且普通P0DE結構150示出在共用的 單元邊界處。在圖5B中，預布局仿真模型原理圖示出每個單元120和140,分別都提供單一 的M0S晶體管M120以及M0S晶體管M140 ;圖5B中的模型不包括P0DE結構。
[0078] 圖5C描繪了可從包括P0DE結構(例如，圖4A的123、133、143)的電容性負載的圖 5A的布局提取的后布局仿真原理圖。如圖5C所示，所形成的共用的鄰接P0DE結構150在 原理圖中似乎為另一M0S器件M150。多晶硅150形成柵極覆蓋有源區并且具有在一側的源 極、在相對側的漏極以及體端子，因此在原理圖中感覺它像晶體管M120和M140。然而，實際 上P0DE150是偽結構，并且多晶硅150的柵極應當連接至襯底以避免設計驗證工藝中的信 號沖突以便不實際形成功能晶體管。
[0079] 在傳統標準單元設計流程中，在從要制造的設計的Verilog或者HDL網表原理圖 確定的功能原理圖和從通過自動置放和布線工具生成的器件布局提取的第二原理圖之間 對比進行布局與原理圖（LVS)對比步驟。這種對比稱為"LVS"或者布局與原理圖對比。LVS 的目的是確保功能設計網表與布局網表相同，其中，功能設計網表由用戶生成以限定由要 制造的集成電路執行的具體電路功能，布局網表從通過自動置放和布線軟件工具生成的布 局提取。采用這種方式，已知的是制造集成電路中使用的布局與設計網表匹配。也就是，如 果兩個網表匹配，那么布局被驗證為正確。
[0080] 然而，如果設計網表中的預布局模型不包括P0DE結構，則LVS對比不匹配，因為后 布局網表包括預布局網表原理圖中未發現的單元（P0DE結構）。這可通過上面對比圖4B和 圖4C，以及圖5B和圖5C看出。為了使用標準單元方法中的實施例的P0DE結構，新方法需 要確保LVS工具顯示期望的門級網表和布局之間的匹配。需要進行一些修改以正確實施布 局比較驗證或者LVS，包括finFET標準單元的P0DE結構。
[0081] 圖6A和6B示出一種實施例的標準單元。在圖6A中，示出了具有柵極結構229與有 源區或者0D區233相交并且覆蓋有源區或者0D區233的標準單元220的又一平面圖。晶 體管可形成在柵極229覆蓋有源區的位置，并且在各種實施例中，諸如220的標準單元可包 括多個有源區，然而在簡化的實例中，僅描繪了一個有源區233。諸如圖1中示出的finFET 標準單元中的鰭提供了有源區。在一種實例中，CMOS標準單元可包括用于形成NMOS finFET 晶體管的鰭和用于提供PMOS finFET晶體管的第二鰭，以這種方式，一個單元可提供CMOS 反相器所需的兩個晶體管，所述晶體管為標準單元設計中常用的單元。
[0082] 圖6A還包括為識別層的部分231。這種結構的目的是修改"網表1"中獲得的網 表或者用于模擬單元的預布局原理圖網表。在各種實施例中，與P0DE結構相鄰的增加的 識別層(例如，圖6A中與P0DE結構225相鄰的識別層231)會導致設計工具提取表示P0DE 結構25有助于設計的電容性負載的三端子器件。當這種器件（圖6B中表示為P225)包括 在預布局原理圖網表中，并且隨后在LVS工具中布局提取原理圖與預布局原理圖進行對比 時，兩網表原理圖都具有P0DE結構P225。因此，存在LVS匹配。通過使用所述實施例，可利 用P0DE結構并且現有的設計工具(例如，現有的LVS工具）會正確工作，不需要任何修改。
[0083] 圖7A和圖7B示出了單元鄰接在一起的實施例中兩個標準單元的功能網表原理圖 的平面圖和原理圖。在圖7A中，描繪了單元220和240并且示出了單元相互鄰接的普通 P0DE多晶硅柵極結構250。如上所述，P0DE結構為偽結構并且柵極G1不電連接任何東西。 然而，結構看起來像連接在一起的兩個FET器件，如圖7B中所示，這些器件為具有共同柵極 連接件G1以及共同的體連接件B的M0S晶體管，并且每個分別具有源極區S1和S2。所述 原理圖單元那么為連接在一起的、具有共同柵極和共同體連接件的兩個三端子器件。
[0084] 返回圖7A，通過在P0DE結構250的每側上包括標準單元限定的識別層251和253， 在單元使用時提取的原理圖將正確表示結構P250中的兩個三端子器件。通過將識別結構 251和253加入到標準單元，布局與原理圖對比會正確進行，因為所提取的布局原理圖也具 有在其中有兩個M0S器件的相同的P250結構。另外，由于實施例標準單元在兩個預布局和 后布局網表原理圖中都包括P0DE結構，當使用這些實施例時，LVS工具在沒有修改現有軟 件工具的情況下會正確工作。
[0085] 圖7C中示出了各種實施例的另一特性。如圖7A中所示，當兩個標準單元220和 240以鄰接布置置放時，共同的P0DE結構250在單元邊緣多晶硅結構結合為一的鄰接邊緣 處形成，并且如上所述，在預布局網表原理圖中提取結構250,如圖7B中所示。在實際的集 成電路中，存在源極端子S1和S2之間流過的電流，在圖7B示出為k。為了設計工具中使 用的仿真正確工作，這種電流應當在與后布局仿真網表一起使用的布局參數提取（LPE)數 據中模擬。帶布局參數數據的后仿真網表用于正確加載、定時、上升時間和下降時間以及延 遲模擬。這種后布局仿真網表可與例如SPICE程序一起使用以確認完整的集成電路會工作 在期望的電氣規格下。
[0086] 然而，在傳統的設計規則手冊（DRM)中，寫入設計規則以不允許留下偽M0S器件的 柵極端未連接，因為這在S1和S2具有不同的電壓時將導致信號沖突。因此，器件P250的 柵極會關閉(接地)。然后P0DE器件P250會具有線性I-V泄漏電流。在所述實施例中，這種 線性I-V特征優選地使用電阻器模擬。因此，在各種實施例中，寄生電阻器可用于模擬LPE 網表中器件P250的性能。
[0087] 這是圖7C中示出的特征。通過將寄生電阻器RP加入到P0DE結構P250 (在用于 布局的被提取的LPE網表中），提供由P0DE結構250給出的RC負載和延遲的正確估計以在 后布局仿真工具中使用。然而，使用所述實施例有利的是，由于寄生器件在功能級不存在， 因此布局與原理圖對比或者LVS工具不進行寄生電阻器與從門級網表獲得的預布局原理 圖網表對比。因此，LVS工具對比出現在網表中的3端子器件，并且LVS軟件在對比步驟驗 證設計和布局，不需要對現有LVS軟件的任何修改。采用這種方式，在不需要修改商業設計 工具軟件程序的情況下，模擬了圖7A-圖7C的P250結構的泄漏電流。
[0088] 實施例的使用有利地提供了使用0D邊緣上多晶硅（P0DE)偽結構為標準單元進行 的正確LVS對比。進一步地，通過向標準單元定義增加識別層，預布局仿真網表會更精確反 映網上的負載和延遲，并且然后可能提高了精確時序仿真。將鄰接邊緣處的P0DE偽結構模 擬為3T+R器件進一步改進了后布局仿真網表，因為寄生電阻器準確模擬了泄漏電流的線 性I-V曲線，其中該泄露電流形成在相互鄰接的兩個單元的P0DE結構處流動。
[0089] 注意到，通過在有源區和偽多晶硅區的邊界處提供識別層，在標準單元的實施例 中鄰接工藝不改變標準單元的原理圖模型。即，不管哪個標準單元與上面的第一標準單元 (例如，220)鄰接，所使用的P0DE結構不從單獨用于單元的那些轉變。因此，由于被提取的網 表中使用的三端子器件不通過鄰接的標準單元改變，三端子器件僅如上所示連接在一起， 所以當布局工具生成鄰接的單元時，使用所述實施例的設計工具中的LVS步驟不會導致任 何大計算開銷。因而，所述實施例的使用有利于以設計工具的計算時間相比于現有技術基 本不增加的方式提供標準單元。有源區和P0DE結構之間邊界處的標準單元中識別層的增 加使得布局網表分級提取，并且LVS對比所需的運行時間不受負面影響。
[0090] 圖8描繪了各種實施例中使用新型標準單元設計方法實現被描述為網表的期望 電路的方法的簡化流程圖。提供了使用標準單元方法限定要實現的電路的門級網表，門級 網表被用作流程圖中方法的輸入，并且這是步驟801。在步驟815和817,門級網表轉換成原 理圖形式。在一種實例中，原網表可以用于電路設計的寄存器-轉移語言或者其他仿真語 言(例如，Verilog)提供。然后，轉換程序將Verilog轉換成原理圖形式。在步驟817,原理 圖轉換成預布局仿真網表。在步驟817,使用實施例的標準單元，0D邊緣上的多晶硅（PODE) 偽結構在網表中表示為3端或者3T器件(其是M0S器件)，然而，由于P0DE結構為偽結構， 因而柵極端不連接。
[0091] 在步驟803中，自動置放工具使用門級網表并且置放來自標準單元庫的標準單元 以由門級網表形成各種邏輯和功能模塊來生成晶體管級設計。這種自動置放工具可以為諸 如由Cadence或者Synopsy提供的現有商業軟件工具。
[0092] 如上所述，在置放期間，當標準單元相互鄰接時，共同的P0DE結構與在它的任一 側上的有源區一起形成，例如，如圖7A中所示。
[0093] 在步驟805,自動布線工具然后確定標準單元中器件(例如M0S晶體管）之間所需 的連接以例如實現門級網表。多個晶體管連接在一起以在布線步驟中形成加法器、多路復 用器和寄存器等。
[0094] 一旦確定布線，在步驟807使用自動布局工具以使用提供的工藝規則和設計規則 將標準單元以及來自布線器的互連線路映射到半導體器件上。所有這些軟件工具可在市場 上得到并且可以購買。用于某些半導體晶圓制造工廠(例如臺灣半導體制造公司（TSMC))的 被參數化的標準單元庫也是可以得到的。
[0095] 在步驟809,布局驗證為正確。這通過以下方式實現：從步驟807提供的布局提取 布局原理圖，然后進行將布局原理圖中的每個單元與從步驟817獲得的預布局原理圖對比 的布局與原理圖（LVS)對比。
[0096] 如果設計工具已在門級網表上正確操作，兩個原理圖應當匹配。使用所述實施例 從標準單元的布局獲得的原理圖包括在0D邊緣結構的每個多晶硅處的諸如圖7A中示出 的識別層，從布局提取的原理圖包括圖5C中諸如P123的3端子器件。如果兩個標準單元 鄰接在一起，那么布局原理圖包括連接在一起的三端子器件中的兩個，例如圖7C中的器件 P250。無論P0DE結構出現在實施例的標準單元中的什么位置，LVS中的對比進行對比預布 局原理圖網表和后布局原理圖網表的相同單兀。
[0097] 而且，在步驟809，進行布局參數提取（LPE)。這種提取提供了 RC負載信息，并且包 括LVS對比中不使用的寄生器件。然后，LPE數據加入到布局原理圖中以形成后布局仿真網 表，該網表包括仿真延遲、加載、定時、上升時間和下降時間、電流錯亂（current hogging)、 電流熱點（current hot spot)所需的信息，以及確認使用標準單元實現的電路布局的合適 電氣性能所需的其他電氣特性。
[0098] 在步驟811，可進行后布局仿真。后布局仿真網表包括來自鄰接的P0DE結構的用 于寄生電阻器(例如R P)的LPE數據，鄰接的P0DE結構在兩個標準單元如圖7A中所示鄰接 在一起的情況下形成。
[0099] 在步驟813,進行設計性能檢查。如果仿真顯示出設計符合期望的電氣性能，那么 方法在步驟821使用后布局網表繼續并且在步驟823可為設計輸出光掩模生成帶（PG帶)。 如果設計不符合期望的規格，那么進行迭代并且必須以一定方式修改門級網表以處理不符 合規格的設計的區域。
[0100] -旦在步驟823輸出PG文件(通常這種數據文件稱為"PG-帶"但是該數據文件可 以通過光掩模生成設備存儲在所使用的任意數量格式的非暫時性有形媒質中，包括磁帶但 更可能為非易失性存儲形式或者基于存儲服務器的網絡)，可制造光掩模以在用半導體晶 圓工藝將所述設計制造為使用于集成電路方面。
[0101] 提供以下實例網表文件來以簡單實例(例如圖7A中示出的)闡述實施例的使用，圖 7A中使用P0DE結構的兩個標準單元相互鄰接。如圖7A中示出的，在網表文件中，第一單元 提供M0S器件M0,第二單元提供另一 M0S器件M1，并且，在每個端部存在P0DE結構以及在 公共邊界處存在鄰接P0DE結構。
[0102] 表1提供了預布局仿真網表原理圖，其為沒有寄生和布局影響的功能仿真網表：
[0103] 采樣原理圖（LVS)
[0104]
【權利要求】
1. 一種方法，包括： 限定包括至少一個晶體管和形成在單元邊緣上的多晶硅偽結構的標準單元； 使用所述標準單元由輸入的門級網表形成預布局原理圖網表，其中所述預布局原理圖 網表包括對應于每個所述多晶硅偽結構的三端子器件； 使用所述門級網表，進行自動置放和布線處理以使用所述標準單元形成用于制造集成 電路的布局網表； 使用所述布局網表，布局所述標準單元并且在所述標準單元之間布局布線連接以形成 用于所述集成電路的布局； 從用于所述集成電路的所述布局中提取后布局網表原理圖，所述后布局網表原理圖包 括用于所述布局網表中的每個多晶硅偽結構的三端子器件；以及 對比所述預布局網表與所述后布局網表。
2. 根據權利要求1所述的方法，進一步包括： 在執行所述自動置放和布線期間，如果兩個所述標準單元相互相鄰置放，則在這兩個 相鄰的標準單元共用的公共邊界處形成鄰接的多晶硅偽結構。
3. 根據權利要求2所述的方法，進一步包括：向所述后布局網表加入模擬所述鄰接的 多晶硅偽結構的泄漏電流的電阻器。
4. 一種用于制造集成電路的方法，包括： 限定功能庫，所述功能庫實現為包括finFET器件的標準單元； 在每個標準單元中，在單元邊緣上形成覆蓋所述finFET器件的至少部分鰭的多晶硅 偽結構； 為包括與每個所述多晶硅偽結構對應的三端子MOS器件的每個標準單元，限定網表原 理圖； 使用所述標準單元接收限定實現集成電路的期望功能的門級網表； 使用所述標準單元形成預布局原理圖網表，所述預布局原理圖包括用于所述標準單元 中的每個所述多晶硅偽結構的三端子MOS器件； 使用所述門級網表，進行自動置放和布線處理以使用所述標準單元生成實現用戶定義 功能的布局網表； 進行布局以對集成電路實施所述布局網表； 從所述布局中提取后布局原理圖網表，所述后布局原理圖包括與所述布局中的每個多 晶硅偽結構對應的三端子MOS器件； 對比所述預布局原理圖網表與所述后布局原理圖網表以獲得對比結果；以及 響應于所述對比結果，通過由所述后布局原理圖形成光掩模生成輸出來制造集成電 路。
5. 根據權利要求4所述的方法，進一步包括：在獲得所述對比結果之后，從所述布局中 提取布局參數數據并且將所述布局參數數據加入到所述后布局網表中；以及 使用所述布局參數數據和所述后布局網表，進行仿真以確定所述集成電路設計是否符 合預定電特性。
6. 根據權利要求5所述的方法，進一步包括： 確定所述集成電路設計失敗是否符合所述預定電特性；以及 修改所述門級網表。
7. -種用于形成集成電路的方法，包括： 接收門級網表，所述門級網表限定所述集成電路的功能； 限定使用finFET標準單元形成的預定塊的標準單元庫，每個finFET標準單元都包括 至少一個半導體鰭、至少一個多晶硅柵極以及一個或者多個單元邊緣處的偽多晶硅結構， 所述偽多晶硅結構覆蓋所述至少一個半導體鰭的一部分； 使用所述標準單元由所述門級網表形成預布局網表原理圖，對于每個所述偽多晶硅結 構，所述預布局網表原理圖具有帶柵極端子、源極端子以及體端子的三端子MOS器件； 使用所述門級網表，進行所述標準單元的自動置放和布線以實現所述集成電路的所述 功能，并且提供布局網表； 使用所述標準單元形成用于對所述集成電路實現所述功能的布局； 從所述布局中提取后布局原理圖網表，所述后布局原理圖網表包括用于所述布局中的 每個偽多晶硅結構的三端子MOS器件；以及 通過進行對比所述預布局原理圖網表與所述后布局原理圖網表的布局與原理圖對比 來驗證所述布局。
8. 根據權利要求7所述的方法，進一步包括： 在所述自動置放和布線期間，對于相鄰的所述標準單元，在相鄰的所述標準單元的公 共邊界處形成鄰接的偽多晶硅結構。
9. 根據權利要求8所述的方法，其中，對于所述鄰接的偽多晶硅結構，所述后布局網表 原理圖包括成對的三端子MOS器件，每個三端子器件都具有柵極端子、源極端子和體端子， 并且所述柵極端子相互連接，所述體端子相互連接。
10. 根據權利要求9所述的方法，進一步包括：對于所述鄰接的偽多晶硅結構中的每一 個，在所述后布局原理圖網表中提供電阻器，所述電阻器模擬所述鄰接的多晶硅結構的泄 漏電流。
【文檔編號】G06F17/50GK104050306SQ201310339840
【公開日】2014年9月17日 申請日期:2013年8月6日 優先權日:2013年3月12日
【發明者】陳仕昕, 劉凱明 申請人:臺灣積體電路制造股份有限公司