專利名稱：基于soc芯片的時鐘樹結構的設計方法
基于SOC芯片的時鐘樹結構的設計方法
技術領域：
本發明涉及一種基于SOC芯片的時鐘樹結構的設計方法。
背景技術：
時鐘樹，是數字芯片中由許多緩沖單元(buffer cell)平衡搭建的網狀結構，它有一個源點，一般是時鐘輸入端(clock input port),也有可能是design內部某一個單元輸出腳(cell output pin),然后就是由一級一級的緩沖單元搭建而成,具體的多少級,根據你的設置以及所使用的單元而定，目的就是使所用終點的時鐘偏差(clock skew，一般最關心這個)、插入延時(insertion delay)以及transtion (轉換)滿足設計要求。對一個大型數字芯片來說，電路可以跑多高的頻率直接決定了芯片的性能高低，而時鐘樹質量的好壞又是數字芯片可以跑多高頻率的關鍵。如果能有一種方法能從設計和芯片實現配合的角度提高芯片的時鐘樹質量，使芯片得到更高的性能，是十分有意義的。在現有技術的時鐘樹結構的設計中，通常會在一個專門的時鐘產生模塊電路中產生所有芯片所需的時鐘，然后將時鐘送往各個電路模塊。如圖1和圖2所示。這樣的設計中，各個同步時鐘出了時鐘產生電路后就分開走線，每個都單獨連到對應模塊，由于在實際芯片制造過程中每根線的走線長度不一樣，線粗細可能也不一樣，芯片每個部分的溫度可能也不一樣。由于壓降(IR drop, IR drop現象產生的原因主要是電源網絡的金屬連線的分壓，是由于金屬連線的自身電阻分壓造成的，電流經過內部電源連線的時候，根據歐姆定律產生電源壓降)現象芯片每個部分的電壓可能不一樣，所以在到達同步的每個電路模塊時時鐘相位已經產生偏差，設計人員需要最悲觀的考慮由于以上情況帶來的最壞影響，扣除影響后才是最后留給每個電路的時序余量。上述現有技術的缺 點在于:同步時鐘的共用時鐘部分很短，大部分同步時鐘分開走線，所有時鐘分開走線，耗費電路走線資源。有鑒于此，本發明人針對現有技術的缺陷深入研究，并有本案產生。
發明內容本發明所要解決的技術問題在于提供一種更優化的基于SOC芯片的時鐘樹結構的設計方法。本發明是這樣實現的:基于SOC芯片的時鐘樹結構的設計方法，包括如下步驟:在同步時鐘路徑上找到共同電路部分，將共同部分提取出來，作為第一級時鐘產生電路；將除第一級時鐘產生電路外的所有分支的時鐘產生電路放到第二級時鐘產生電路中。進一步地,還包括:如果所述第二級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支電路的共同電路的共同部分保留，將除第一、二級時鐘產生電路外的所有分支的時鐘產生電路放到第三級時鐘產生電路中。進一步地,還包括:如果第三級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支電路的共同電路的共同部分保留，后續分支再作為下一級時鐘產生電路；如此不斷遞歸分級，直到不再有分支電路的共同部分為止。本發明的優點在于:讓同步時鐘盡量多的延遲時鐘中的共同部分，將分支的電路盡量減少，由于不同走線的長度大幅減少，可以消除由于走線位置不同帶來的大部分影響，而且由于大部分同步的時鐘走線為了只有一個共同的部分，所以也減少了芯片上的時鐘線面積損耗。本發明將同步時鐘的共用時鐘部分最大化，使得時鐘樹結構更優化，提高時鐘質量，有助于提高芯片最終可工作頻率，節省時鐘電路資源。
下面參照附圖結合實施例對本發明作進一步的描述。圖1是現有技術的時鐘樹結構示意圖。圖2是現有技術的時鐘樹在實際芯片版圖中的走線位置示意圖。圖3是現有技術時鐘樹簡圖。 圖4是本發明時鐘樹簡圖。圖5是本發明的時鐘樹結構示意圖。圖6是本發 明的時鐘樹在實際芯片版圖中的走線位置示意圖。
具體實施方式以圖3和圖4作為對比，圖中的三角形為時鐘電路中的緩沖器，用于加強時鐘驅動能力和控制時鐘延時，在圖中主要表示時鐘的延時長度。模塊A和模塊B使用同步時鐘。假設芯片要求性能達到500MHz，每個時鐘需要2ns,如果如果源時鐘到達模塊A時鐘和模塊B的時鐘完全一致沒有任何相位偏差，則每個模塊都還有2ns的余量來做功能時序。但是實際電路中由于兩個時鐘需要分開走線，由于上面描述的原因，最終到達模塊A的時鐘和模塊B的時鐘不可能完全一致，在設計模塊電路時就需要扣除時鐘走線差異，比如模塊A時鐘和模塊B的時鐘在最壞情況下會相差0.5ns,則只留給模塊(2-0.5) =1.5ns的余量來實現功能時序，這就加大了功能電路的設計和實現難度。如果采用圖3的方式，由于分支走線長度比較長，所以帶來的不良影響也較大。如果采用圖4的方式，由于分支走線長度比較短，所以帶來的不良影響也較小。因此，本發明采用此種方式。如圖5所示，本發明的基于SOC芯片的時鐘樹結構的設計方法，包括:在同步時鐘路徑上找到共同電路部分，將共同部分提取出來，作為第一級時鐘產生電路，圖5中的鎖相環電路為第一級時鐘產生電路；將除第一級時鐘產生電路外的所有分支的時鐘產生電路放到第二級時鐘產生電路中，圖5中的模塊A時鐘門控電路、模塊B時鐘門控電路、分頻電路為第二級時鐘產生電路。如果第二級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支電路的共同電路的共同部分保留，將除第一、二級時鐘產生電路外的所有分支的時鐘產生電路放到第三級時鐘產生電路中、圖5中的模塊C時鐘門控電路、模塊D時鐘門控電路為第三級時鐘產生電路。如果第三級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支電路的共同電路的共同部分保留，后續分支再作為下一級時鐘產生電路；如此不斷遞歸分級，直到不再有分支電路的共同部分為止。以實際芯片布局為例，其設計效果圖如圖6所示。時鐘產生電路被分為多級，大部分的同步時鐘走線只有一根線，大大加大了時鐘的共用時鐘部分，優化了時鐘結構，而且每個分支時鐘電路盡量擺放在所驅動電路旁邊，進一步減少了時鐘走線。找到每級時鐘產生電路中輸出時鐘驅動的電路模塊，將該級時鐘產生電路和該級時鐘電路所驅動的模塊放置得盡量靠近，以減少在實際電路中分支時鐘的走線長度。以上所述僅為本發明的較佳實施用例而已，并非用于限定本發明的保護范圖。凡在本發明的精神和原則之內，所作的任何修改、等同替換以及改進等，均應包含在本發明的保護范圍之內。
權利要求
1.基于SOC芯片的時鐘樹結構的設計方法，其特征在于:包括如下步驟: 在同步時鐘路徑上找到共同電路部分，將共同部分提取出來，作為第一級時鐘產生電路； 將除第一級時鐘產生電路外的所有分支的時鐘產生電路放到第二級時鐘產生電路中。
2.如權利要求1所述的基于SOC芯片的時鐘樹結構的設計方法，其特征在于:還包括: 如果所述第二級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支電路的共同電路的共同部分保留，將除第一、二級時鐘產生電路外的所有分支的時鐘產生電路放到第三級時鐘產生電路中。
3.如權利要求2所述的基于SOC芯片的時鐘樹結構的設計方法，其特征在于:還包括: 如果第三級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支 電路的共同電路的共同部分保留，后續分支再作為下一級時鐘產生電路；如此不斷遞歸分級，直到不再有分支電路的共同部分為止。
全文摘要
基于SOC芯片的時鐘樹結構的設計方法，包括在同步時鐘路徑上找到共同電路部分，將共同部分提取出來，作為第一級時鐘產生電路；將除第一級時鐘產生電路外的所有分支的時鐘產生電路放到第二級時鐘產生電路中。如果所述第二級時鐘產生電路中仍有后續分支電路的共同電路的共同部分，則將后續分支電路的共同電路的共同部分保留，將除第一、二級時鐘產生電路外的所有分支的時鐘產生電路放到第三級時鐘產生電路中。如此不斷遞歸分級，直到不再有分支電路的共同部分為止。本發明將同步時鐘的共用時鐘部分最大化，使得時鐘樹結構更優化，提高時鐘質量，有助于提高芯片最終可工作頻率，節省時鐘電路資源。
文檔編號G06F1/12GK103218011SQ20131007363
公開日2013年7月24日 申請日期2013年3月8日 優先權日2013年3月8日
發明者廖裕民 申請人:福州瑞芯微電子有限公司