減輕同時多狀態(tài)感測引起的變化的制作方法

減輕同時多狀態(tài)感測引起的變化的制作方法
【專利摘要】提供一種用于減輕同時多閾值(SMT)感測可以引起的感測變化的方法和設備。在SMT感測期間，可以使用兩個或更多不同偏置條件以同時感測兩個不同閾值電壓。然而，當使用與用于驗證的偏置條件不同的偏置條件讀取時，存儲器單元的閾值電壓偏移可能存在變化。在一個實施例中，使用在SMT驗證期間使用的兩個(或全部)偏置條件讀取每一個編程狀態(tài)。換句話說，兩個(或更多)不同的感測操作用于讀取每一個存儲器單元。來自這些不同感測操作的數(shù)據(jù)可以用于計算ECC解碼器的初始值(例如，LLR、LR、概率)。在一個實施例中，僅當正常讀取失敗時執(zhí)行該技術(shù)。
【專利說明】減輕同時多狀態(tài)感測引起的變化

【技術(shù)領域】
[0001] 本公開涉及一種非易失性存儲器。

【背景技術(shù)】
[0002] 在各種電子設備中使用半導體存儲器已變得日益普及。例如，在蜂窩電話、數(shù)字照 相機、個人數(shù)字助理、移動計算設備、非移動計算設備和其他設備中使用非易失性半導體存 儲器。電可擦除可編程只讀存儲器（EEPR0M)和閃速存儲器是最普及的非易失性半導體存 儲器之一。與傳統(tǒng)全功能EEPR0M相比，在也是一種EEPR0M的閃速存儲器的情況下，整個存 儲器陣列或存儲器的一部分的內(nèi)容可以在一步中被擦除。
[0003] 傳統(tǒng)EEPR0M和閃速存儲器兩者都利用位于半導體襯底中的溝道區(qū)域上方并與之 絕緣的浮置柵極。浮置柵極位于源極和漏極區(qū)域之間。控制柵極被提供在浮置柵極上并且 與之絕緣。由此形成的晶體管的閾值電壓（V TH)由保持在浮置柵極上的電荷量控制。也就 是說，在晶體管接通以允許導電之前必須向控制柵極施加的最小電壓量由浮置柵極上的電 荷電平控制。
[0004] 一些EEPR0M和閃速存儲器設備具有用于存儲兩個范圍的電荷的浮置柵極，并且 因此，可以在兩個狀態(tài)之間編程/擦除存儲器元件，例如擦除狀態(tài)和編程狀態(tài)。這種閃速存 儲器設備有時被稱為二進制閃速存儲器設備，因為每一個存儲器元件可以存儲一位數(shù)據(jù)。
[0005] 多狀態(tài)（也被稱為多級）閃速存儲器設備通過識別多個不同允許/有效編程閾值 電壓范圍而實現(xiàn)。每一個不同閾值電壓范圍與編碼在存儲器設備中的數(shù)據(jù)位集合的預定值 對應。例如，當存儲器元件可以被置于與四個不同閾值電壓范圍對應的四個不同電荷帶中 的一個中時，每一個存儲器元件可以存儲兩位數(shù)據(jù)。
[0006] 通常，在編程操作期間施加于控制柵極的編程電壓VrcM被施加作為幅度隨時間增 大的一系列脈沖。在一個可能的方式中，脈沖的幅度隨著每一個連續(xù)脈沖而增大預定步進 大小（step size)，例如0.2-0. 4V。VrcM可以被施加于閃速存儲器元件的控制柵極。在編程 脈沖之間的時段中，進行驗證操作。也就是說，在連續(xù)編程脈沖之間讀取并行編程的元件組 中的每一個元件的編程電平以確定其是否等于或大于元件被編程的驗證電平。對于多狀態(tài) 閃速存儲器元件的陣列，可以對于元件的每一個狀態(tài)執(zhí)行驗證步驟以確定元件是否達到其 數(shù)據(jù)相關(guān)聯(lián)的驗證電平。例如，能夠?qū)?shù)據(jù)存儲在四個狀態(tài)中的多狀態(tài)存儲器元件可能需 要對于三個比較點執(zhí)行驗證操作。
[0007] 每個單元存儲多位的重要問題在于如果要實現(xiàn)合理的閃速存儲器可靠性（例如， 循環(huán)和數(shù)據(jù)保留規(guī)范），則編程和讀取性能可能顯著變慢。降低性能的原因在于為了獲得合 理的存儲器可靠性，需要實現(xiàn)窄的單元電壓分布（CVD)。這要求通過使用小的編程步進執(zhí)行 嚴格控制的編程過程以及在每一個編程脈沖之后驗證哪一個單元已達到它們的期望狀態(tài)。 因此，在每一個編程脈沖之后需要驗證的增大的編程脈沖數(shù)和增大的狀態(tài)數(shù)顯著減小了編 程速度。
[0008] 通過引用整體合并于此的名稱為"Smart Verify For Multi-State Memories"的 美國專利No. 7, 073, 103描述了用于最小化寫序列的每一個編程/驗證/鎖定步驟的順序 驗證操作的數(shù)目的過程。最初，在驗證階段期間僅檢查選擇的存儲元件被編程的多狀態(tài)范 圍的最低狀態(tài)。一旦選擇的元件中的一個或多個達到第一存儲狀態(tài)，就將多狀態(tài)的序列中 的下一狀態(tài)添加到驗證過程。該下一狀態(tài)可以在最快元件達到序列中的前面狀態(tài)時立即被 添加，或在若干編程脈沖的延遲之后被添加。將狀態(tài)添加到在驗證階段中檢查的集合在其 余整個序列中的多狀態(tài)的集合繼續(xù)，直到已添加最高狀態(tài)。此外，當以較低狀態(tài)電平為目的 的全部選擇的存儲元件對于那些目標值成功驗證并且不會進行進一步編程時，可以從驗證 集合中移除這些較低狀態(tài)。注意，該技術(shù)可能要求在每一個編程脈沖之后驗證多于一個狀 態(tài)。
[0009] 然而，希望進一步的改進。

【專利附圖】

【附圖說明】
[0010] 圖1是示出由于SMT感測的單元到單元的變化的表。
[0011] 圖2A是NAND串的頂視圖。
[0012] 圖2B是圖2A的NAND串的等效電路圖。
[0013] 圖2C是描繪三個NAND串的電路圖。
[0014] 圖3描繪在襯底上形成的NAND串的橫截面視圖。
[0015] 圖4圖示可以包括一個或多個存儲器裸片（die)或芯片的非易失性存儲設備。 [0016] 圖5描繪存儲器單元陣列的示例結(jié)構(gòu)。
[0017] 圖6是單個感測塊的框圖。
[0018] 圖7A描繪其中存在八個狀態(tài)的存儲器單元的狀態(tài)的示例閾值電壓分布。
[0019] 圖7B圖示當每一個存儲器單元存儲四位數(shù)據(jù)時與存儲器單元的數(shù)據(jù)狀態(tài)對應的 7]^例閾值電壓分布。
[0020] 圖8A描繪其中每一個存儲元件存儲兩位數(shù)據(jù)的四狀態(tài)存儲器設備的閾值電壓分 布的示例集合。
[0021] 圖8B描繪在編程操作期間施加于選擇的字線的一系列編程和驗證脈沖。
[0022] 圖9是描述從非易失性存儲器單元讀取數(shù)據(jù)的一個實施例的流程圖。
[0023] 圖10描繪根據(jù)一個實施例的可以使用的用于對非易失性存儲器的數(shù)據(jù)進行編碼 和解碼的系統(tǒng)。
[0024] 圖11是讀取非易失性存儲器的過程的一個實施例的流程圖。
[0025] 圖12是圖示用于確定ECC解碼器的初始值的過程的一個實施例的流程圖。
[0026] 圖13A是確定ECC解碼器的初始值的過程的一個實施例的流程圖。
[0027] 圖13B是確定存儲元件的校正值的過程的一個實施例的流程圖。
[0028] 圖13C不出兩個閾值分布的部分。
[0029] 圖14描述確定ECC的初始值的過程的一個實施例的流程圖。
[0030] 圖15A是在編程操作期間SMT驗證的過程的一個實施例的流程圖。
[0031] 圖15B是其中使用兩個FSENSE的SMT感測的過程的一個實施例的流程圖。
[0032] 圖16A是圖示SMT噪聲影響傳統(tǒng)讀取的圖。
[0033] 圖16B是圖示根據(jù)一個實施例的減輕SMT噪聲的圖。
[0034] 圖17A是能夠?qū)⒉煌瑬艠O到源極電壓施加于存儲器單元的不同串上的選擇的存 儲器單元上的電路的示意圖。
[0035] 圖17B是在驗證操作期間在其上被施加不同電壓的NAND串的示意圖。
[0036] 圖17C是在驗證操作期間在其上被施加不同電壓的NAND串的示意圖。
[0037] 圖18是通過將不同電壓施加于不同NAND串上來感測不同NAND串中的存儲器單 元的條件的過程的一個實施例的流程圖。
[0038] 圖19A是用于將位線充電為低于源極線電壓的電壓的感測模塊的一個實施例的 框圖。
[0039] 圖19B是示出當感測存儲器單元的閾值電壓時電流的方向的圖19A的感測模塊的 框圖。
[0040] 圖20A是用于將位線充電為高于源極線電壓的電壓的感測模塊的一個實施例的 框圖。
[0041] 圖20B是示出當感測存儲器單元的閾值電壓時電流的方向的圖20A的感測模塊的 框圖。
[0042] 圖21A是基于被驗證的狀態(tài)確定要施加到NAND串上的適當電壓的過程的一個實 施例的流程圖。
[0043] 圖21B是確定要施加到NAND串上以補償讀取期間的交叉耦合的適當電壓的過程 的一個實施例的流程圖。
[0044] 圖21C是確定要施加到NAND串上以補償編程期間的交叉f禹合（cross-coupling) 的適當電壓的過程的一個實施例的流程圖。
[0045] 圖21D是基于存儲器單元的先前的閾值電壓確定要施加到NAND串上的適當電壓 的過程的一個實施例的流程圖。
[0046] 圖22A是用于在NAND上建立不同電壓使得在不同NAND串上的選擇的存儲器單元 的Vgs不同的過程的一個實施例的流程圖。
[0047] 圖22B是用于在NAND串上建立不同電壓使得在不同NAND串上的選擇的存儲器單 元的Vds不同的過程的一個實施例的流程圖。
[0048] 圖23是描述包括一個或多個驗證步驟的編程過程的一個實施例的流程圖。
[0049] 圖24A是在編程操作期間驗證存儲器單元的過程的一個實施例的流程圖。
[0050] 圖24B是示出在圖24A的驗證過程期間施加于字線和位線的電壓的一個實施例的 時序圖。
[0051] 圖25A是在編程操作期間驗證存儲器單元的過程的一個實施例的流程圖。
[0052] 圖25B是示出在圖25A的驗證過程期間施加于字線和位線的電壓的一個實施例的 時序圖。
[0053] 圖26A是示出當在圖25A的過程中驗證C-狀態(tài)時施加的示例電壓的若干NAND串 的圖。
[0054] 圖26B是示出當在圖25A的過程中驗證B-狀態(tài)時施加的示例電壓的若干NAND串 的圖。
[0055] 圖26C是示出當在圖25A的過程中驗證A-狀態(tài)時施加的示例電壓的若干NAND串 的圖。
[0056] 圖27是具有晶體管以在執(zhí)行逆向（reverse)感測時幫助控制Vds的NAND串的一 個實施例的圖。

【具體實施方式】
[0057] 提供一種用于減輕同時多閾值（SMT)感測可以引起的感測變化的方法和設備。在 SMT感測期間，可以使用兩個或更多不同偏置條件以同時感測兩個不同閾值電壓。例如，單 個驗證參考電壓可以被施加于選擇的字線，同時一個偏置條件用于被驗證為奇數(shù)狀態(tài)的存 儲器單元并且第二偏置條件用于被驗證為偶數(shù)狀態(tài)的存儲器單元。不同偏置條件的一個 示例是感測位線的條件電流不同時間長度。這里，該感測時間被稱為"FSENSE"。使用兩個 (或更多）不同F(xiàn)SENSE允許感測不同閾值電壓，同時將相同驗證參考電壓施加于選擇的字 線。因此，這可以被稱為"同時多閾值"感測。
[0058] 使用SMT感測節(jié)省了編程驗證期間的時間。然而，當稍后讀取存儲器單元時，用于 讀取的每一個存儲器單元的偏置條件未知。因此，可以使用相同偏置條件來讀取全部存儲 器單元。例如，可以使用標稱（nominal)(例如，短）FSENSE。因此，使用較長FSENSE驗證的 存儲器單元將使用與在驗證時使用的不同的FSENSE讀取。
[0059] 注意，存儲器單元可以使用與在驗證期間使用的不同的偏置條件，來對讀取做出 不同反應。例如，它們可以表現(xiàn)出不同的閾值電壓偏移。理想地，作為不同偏置條件（例 如，感測次數(shù)）的結(jié)果，全部存儲器單元將經(jīng)歷相同閾值電壓偏移。然而，情況可能并非如 此。上述情況可以導致使用與用于驗證的偏置條件不同的偏置條件讀取的存儲器單元的閾 值電壓偏移的變化。
[0060] 這里公開的實施例減輕這些變化或SMT噪聲。在一個實施例中，使用在SMT驗證 期間使用的兩個（或全部）偏置條件讀取每一個編程狀態(tài)。在一個實施例中，使用短（標 稱）FSENSE和長（偏置）FSENSE讀取每一個編程狀態(tài)。換句話說，兩個（或更多）不同的 感測操作用于讀取每一個存儲器單元。來自這些不同感測操作的數(shù)據(jù)可以用于計算ECC解 碼器的初始值（例如，LLR)。在一個實施例中，僅當正常讀取失敗時執(zhí)行該技術(shù)。注意，與 在未減輕的情況下執(zhí)行SMT感測相比，實施例可以顯著降低所需的ECC冗余。
[0061] 圖1中的表示出閾值電壓（Vt)的偏移，并且將用于圖示存儲器單元之間的存儲 器單元到存儲器單元如何變化，使用與驗證它們時使用的不同的偏置條件來讀回這些存儲 器單元。在該示例中，使用500ns的短（標稱）FSENSE驗證存儲器單元。使用在600ns到 1600ns的范圍內(nèi)的長FSENSE讀取存儲器單元。對于新的存儲器單元，600ns的長FSENSE 的平均Vt偏移為95mV。然而，由于單元到單元的變化，標準方差（standard deviation)為 24mV。更長的FSENSE值的標準方差甚至更高。
[0062] 作為一個示例，使用長FSENSE驗證一個存儲器單元，并且隨后使用短FSENSE讀取 可以導致95mV的Vt的偏移。然而，使用長FSENSE驗證另一個存儲器單元，并且隨后使用 短FSENSE讀取可以導致115mV的Vt的偏移。其他存儲器單元可以經(jīng)歷其他Vt偏移。當 然，可以將平均Vt偏移應用于全部受影響存儲器單元的讀取，以補償期望的平均Vt偏移。 然而，Vt偏移的變化可能導致一些不準確。實際上，Vt偏移的變化導致可以被稱為"SMT噪 聲"的結(jié)果。
[0063] 此外，注意，可能存在作為編程周期的函數(shù)的變化。圖1的表示出對于600ns的長 FSENSE，在新的情況下，平均值為95mV，而在循環(huán)的情況下，平均值為112mV。這意味著隨著 編程周期的數(shù)目增大，給定存儲器單元可以呈現(xiàn)不同Vt偏移。
[0064] SMT感測概述
[0065] 下面描述SMT感測的簡要概述。在SMT感測的一個實施例中，對于不同閾值電壓 電平測試同時驗證的不同NAND串上的存儲器單元。例如，測試一個NAND串上的存儲器單 元以確定其閾值電壓是否大于第一電壓電平，而測試另一個NAND串上的存儲器單元以確 定其閾值電壓是否大于第二電壓電平。作為具體示例，測試一個存儲器單元以確定其閾值 電壓是否大于與一個數(shù)據(jù)狀態(tài)相關(guān)聯(lián)的電壓電平，而測試另一個存儲器單元以確定其閾值 電壓是否大于與另一個數(shù)據(jù)狀態(tài)相關(guān)聯(lián)的電壓電平。因此，在將存儲器單元編程為每個存 儲器單元多位的存儲器單元中，一次可以測試多于一個數(shù)據(jù)狀態(tài)。
[0066] 在一個實施例中，在與將存儲器單元編程為多個數(shù)據(jù)狀態(tài)相關(guān)聯(lián)的驗證操作期 間，使用SMT感測。通過一次驗證多個數(shù)據(jù)狀態(tài)，加速編程序列。例如，在以最終將一些存 儲器單元編程為一個狀態(tài)并且將其他存儲器單元編程為不同狀態(tài)為目的的情況下（總共 可能存在4、5、6、7、8、9、…、16或更多個狀態(tài)），將一個或多個編程脈沖施加于存儲器單元。 然后，執(zhí)行驗證操作以確定作為一個或多個編程脈沖的結(jié)果、是否將存儲器單元編程為它 們的相應期望狀態(tài)。通過使用相同驗證操作驗證多個狀態(tài)，可以節(jié)省時間。在一些實施例 中，將相同電壓施加于對于不同閾值電壓進行驗證的存儲器單元的柵極。
[0067] 注意，使用兩次（或更多）不同F(xiàn)SENSE次數(shù)是可以用于SMT感測的感測方案的一 個示例。其他方案包括：1)通過控制源電壓的逆向感測（例如，不同Vgs以感測不同狀態(tài)）； 以及2)將不同電壓施加于位線以使用不同Vds同時驗證不同狀態(tài)。
[0068] 在一個逆向感測實施例中，通過將不同柵極到源極電壓施加于對于不同閾值電壓 進行測試的存儲器單元，來對于不同閾值電壓測試存儲器單元。一個實施例涉及將NAND串 的公共源極線偏置為第一電壓，以及使得一個電壓用于位線的第一集合并且不同的電壓用 于位線的第二集合。位線的第一集合與具有被編程為第一狀態(tài)的存儲器單元的NAND串相 關(guān)聯(lián)，并且位線的第二集合與具有被編程為第二狀態(tài)的存儲器單元的NAND串相關(guān)聯(lián)。然 而，相同電壓被施加于編程的存儲器單元的柵極。位線電壓可以低于公共源極線，實際上使 得最接近源極線的存儲器單元側(cè)充當漏極，并且最接近其位線的存儲器單元側(cè)充當源極。 因此，存儲器單元的電流從源極線流到其位線。該技術(shù)因此可以被稱為"逆向感測"，因為電 流在與通常進行的方向相反的方向上流動以感測NAND串上的存儲器單元。
[0069] 在前面的逆向感測示例中，在驗證期間使用的不同柵極到源極電壓可以被認為是 不同偏置條件?？赡艽嬖谟捎谠谧x取期間使用與用于驗證的不同的Vgs而出現(xiàn)的Vt偏移 的單元到單元的變化。例如，可能存在由于在讀取期間使用與用于驗證不同的Vgs而出現(xiàn) 的體偏置（body bias)變化。這里公開的實施例減輕體偏置和/或其他變化。
[0070] 在一個實施例中，通過將不同漏極到源極電壓施加于存儲器單元而對于不同閾值 電壓測試存儲器單元。一個實施例涉及將NAND串的公共源極線偏置為第一電壓，以及使得 一個電壓用于位線的第一集合并且不同的電壓用于位線的第二集合。位線的第一集合與具 有被編程為第一狀態(tài)的存儲器單元的NAND串相關(guān)聯(lián)，并且位線的第二集合與具有被編程 為第二狀態(tài)的存儲器單元的NAND串相關(guān)聯(lián)。然而，相同電壓被施加于編程的存儲器單元的 柵極。不同的位線電壓使得對于不同閾值電壓測試存儲器單元的不同漏極到源極電壓。至 少一些存儲器單元的漏極電壓足夠高以引起漏極感應勢壘降低（DIBL)，其改變存儲器單元 的閾值電壓。例如，目的可以是驗證第一存儲器單元的閾值電壓至少為3. 0V，并且第二存 儲器單元的閾值電壓至少為3. 5V。事實上，在沒有DIBL效應的情況下，第一存儲器單元可 以具有3. 0V的閾值電壓，并且第二存儲器單元可以具有3. 5V的閾值電壓。通過產(chǎn)生足夠 的DIBL以將第二存儲器單元的閾值電壓從3. 5V降低為3. 0V，可以使用相同的柵極到源極 電壓測試兩個存儲器單元的閾值電壓（例如，可以使用相同的驗證參考電壓用于選擇的字 線）。作為示例，在前面的條件下，3. 0V的Vgs可以使得兩個存儲器單元接通，由此同時驗 證具有不同閾值電壓的存儲器單元。注意，這意味著相同的電壓被施加于對于不同閾值電 壓進行驗證的存儲器單元的柵極。在該示例中，不同偏置條件可以是不同漏極到源極電壓。
[0071] 在前面的感測示例中，在驗證期間使用的不同漏極到源極電壓可以被認為是不同 偏置條件。可以存在由于在讀取期間使用與用于驗證的不同的Vds而出現(xiàn)的Vt偏移的單 元到單元的變化。這里公開的實施例減輕這些變化。
[0072] 示例存儲器系統(tǒng)和操作
[0073] 適用于實現(xiàn)實施例的存儲器系統(tǒng)的一個示例使用NAND閃速存儲器架構(gòu)，其包括 在兩個選擇柵極之間串聯(lián)連接多個晶體管。串聯(lián)連接的晶體管和選擇柵極被稱為NAND串。 圖2A是示出一個NAND串的頂視圖。圖2B是其等效電路。NAND串包括夾在第一選擇柵極 120和第二選擇柵極122之間串聯(lián)的四個晶體管100、102、104和106。選擇柵極120選通 (gate)至位線126的NAND串連接。選擇柵極122選通至位線128的NAND串連接。通過 將適當電壓施加于控制柵極120CG而控制選擇柵極120。通過將適當電壓施加于控制柵極 122CG而控制選擇柵極122。晶體管100、102、104和106中的每一個具有控制柵極和浮置柵 極。晶體管100具有控制柵極100CG和浮置柵極100FG。晶體管102具有控制柵極102CG 和浮置柵極102FG。晶體管104具有控制柵極104CG和浮置柵極104FG。晶體管106具有 控制柵極106G和浮置柵極106FG?？刂茤艠O100CG連接到（或是）字線WL3,（其中WL表 示"字線"），控制柵極102CG連接到字線WL2,控制柵極104CG連接到字線WL1，并且控制柵 極106CG連接到字線WL0。在一個實施例中，晶體管100、102、104和106每一個都是存儲元 件，也被稱為存儲器單元。在其他實施例中，存儲元件可以包括多個晶體管或可以與描繪的 不同。選擇柵極120連接到選擇線SDG。選擇柵極122連接到選擇線SGS。
[0074] 圖2C是描繪三個NAND串的電路圖。使用NAND結(jié)構(gòu)的閃速存儲器系統(tǒng)的典型架 構(gòu)將包括許多NAND串。例如，三個NAND串320、340和360被示出在具有更多NAND串的存 儲器陣列中。NAND串中的每一個包括兩個選擇柵極和四個存儲元件。雖然為了簡單圖示四 個存儲元件，但是NAND串可以具有例如三十二或六十四個存儲元件。
[0075] 例如，NAND串320包括選擇柵極322和327以及存儲元件323-326, NAND串340 包括選擇柵極342和347以及存儲元件343-346, NAND串360包括選擇柵極362和367以 及存儲元件343-346。每一個NAND串通過其選擇柵極（例如，選擇柵極327、347或367) 連接到源極線。選擇柵極SGS用于控制源極側(cè)選擇柵極。各種NAND串320、340和360通 過選擇柵極322、342、362中的選擇晶體管而連接到相應的位線321、341和361，以此類推。 這些選擇晶體管通過漏極選擇線SGD來控制。在其他實施例中，選擇線不一定需要在NAND 串間共用；也就是說，可以提供不同選擇線用于不同NAND串。WL3連接到存儲元件323、343 和363的控制柵極。WL2連接到存儲元件324、344和364的控制柵極。WL1連接到存儲元 件325、345和365的控制柵極。WLO連接到存儲元件326、346和366的控制柵極?？梢钥?出，每一個位線和相應的NAND串包括陣列或存儲元件的集合的列。字線（WL3、WL2、WL1和 WL0)包括陣列或集合的行。每一個字線連接行中的每一個存儲元件的控制柵極。或者，控 制柵極可以通過字線本身提供。例如，WL2提供存儲元件324、344和364的控制柵極。實 際上，字線上可以存在數(shù)千存儲元件。
[0076] 在一些實施例中，當讀取NAND串上的存儲器單元時，施加于位線的電壓大于施加 于源極的電壓。在一些實施例中，當讀取NAND串上的存儲器單元時，施加于位線的電壓小 于施加于源極的電壓。為了討論的一致性，源極線將一直被稱為源極線，而不管施加于其的 電壓是否小于或大于施加于位線的電壓。
[0077] 每一個存儲元件可以存儲數(shù)據(jù)。例如，當存儲一位數(shù)字數(shù)據(jù)時，存儲元件的可能的 閾值電壓（V TH)范圍被分為兩個范圍，其被分配邏輯數(shù)據(jù)"1"和"0"。在NAND型閃速存儲 器的一個示例中，VTH在擦除存儲元件之后為負，并且被定義為邏輯"1"。V TH在編程操作之 后為正，并且被定義為邏輯"〇"。當VTH為負并且試圖讀取時，存儲元件將接通以指示存儲 邏輯" 1"。當VTH為正并且試圖進行讀取操作時，存儲元件將不接通，這指示存儲邏輯"0"。 存儲元件還可以存儲多級信息，例如多位數(shù)字數(shù)據(jù)。在該情況下，V TH值的范圍被分為數(shù)據(jù) 級的數(shù)目。例如，如果存儲四級信息，則將存在分配給數(shù)據(jù)值"11"、"1〇'"〇1"和"〇〇''的四 個V TH范圍。在NAND型存儲器的一個示例中，VTH在擦除操作之后為負，并且被定義為" 11"。 正的VTH值用于"10"、"01"和"00"的狀態(tài)。被編程到存儲元件中的數(shù)據(jù)和存儲元件的閾值 電壓范圍之間的具體關(guān)系取決于存儲元件采用的數(shù)據(jù)編碼方案。
[0078] 當編程閃速存儲元件時，編程電壓被施加于存儲元件的控制柵極，并且與存儲元 件相關(guān)聯(lián)的位線接地。來自溝道的電子被注入到浮置柵極。當電子在浮置柵極中積聚時， 浮置柵極變?yōu)閹ж撾姾桑⑶掖鎯υ腣 TH上升。為了將編程電壓施加于編程的存儲元件 的控制柵極，該編程電壓被施加于適當?shù)淖志€。如上面討論的，每一個NAND串中的一個存 儲元件共享相同字線。例如，當編程圖2C的存儲元件324時，編程電壓也將施加于存儲元 件344和364的控制柵極。
[0079] 圖3描繪在襯底上形成的NAND串的橫截面視圖。該視圖是簡化的并且不是按比 例的。NAND串400包括在襯底440上形成的源極側(cè)選擇柵極406、漏極側(cè)選擇柵極424以 及八個存儲元件408、410、412、414、416、418、420和422。在每一個存儲元件以及選擇柵極 406和424的任一側(cè)上提供許多源極/漏極區(qū)域，一個示例是源極/漏極區(qū)域430。
[0080] 在一種方式中，襯底440采用三重阱技術(shù)，其包括η阱區(qū)域434內(nèi)的p阱區(qū)域432， 該η阱區(qū)域434轉(zhuǎn)而在ρ型襯底區(qū)域436內(nèi)。NAND串及其非易失性存儲元件可以至少部分 被形成在P阱區(qū)域上。除了具有V的電勢的位線426之外，提供具有V S_E的電勢的源極 電源線404。例如體偏置電壓的電壓也可以經(jīng)由端子402施加于ρ阱區(qū)域432和/或經(jīng)由 端子403施加于η阱區(qū)域434。在讀取或驗證操作期間，將控制柵極電壓ν ακν提供在選擇 的字線上，在該示例中，提供在與存儲元件416相關(guān)聯(lián)的WL4上。此外，記得存儲元件的控 制柵極可以被提供作為字線的部分。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可以分 別經(jīng)由存儲元件的控制柵極408、410、412、414、416、418、420和422延伸。通過電壓（pass voltage) VKEAD被施加于與NAND串400相關(guān)聯(lián)的剩余字線。Vses和VseD被分別施加于選擇柵 極 406 和 424。
[0081] 注意，電流沿NAND串流動的方向可以取決于VsaiKE對V%的相對幅度。例如，如果 V大于VSTOKE，則電流可以從位線流向源極。在這種示例中，源極/漏極區(qū)域430可以用作 存儲器單元408的漏極以及存儲器單元410的源極。然而，如果V%小于V SQUKCE，則電流可以 從源極線流向位線。在這種示例中，源極/漏極區(qū)域430可以用作存儲器單元408的源極 以及存儲器單元410的漏極。因此，源極/漏極區(qū)域430是否充當給定存儲器單元的源極 或漏極可以取決于對V%的相對幅度。如前所述，這里源極線將被稱為源極線，而不 管是否小于或大于 VBL·。此外，這里施加于源極線的電壓將被稱為VaraffiE，而不管Varara 是否小于或大于VBI；。
[0082] 圖4圖示可以包括一個或多個存儲器裸片或芯片212的非易失性存儲設備210。存 儲器裸片212包括存儲器單元陣列（二維或三維）200、控制電路220以及讀取/寫入電路 230A和230B。在一個實施例中，通過各種外圍電路對存儲器陣列200進行存取以對稱方式 實現(xiàn)在陣列的相對側(cè)上，使得每一側(cè)上的存取線和電路的密度減半。讀取/寫入電路230A 和230B包括多個感測塊300,其允許并行讀取或編程一頁存儲器單元。存儲器陣列200可 經(jīng)由行解碼器240A和240B通過字線尋址以及經(jīng)由列解碼器242A和242B通過位線尋址。 在典型的實施例中，控制器244被包括在作為一個或多個存儲器裸片212的相同存儲器設 備210 (例如，可移除存儲卡或封裝）中。命令和數(shù)據(jù)經(jīng)由線232在主機和控制器244之間 傳遞，并且經(jīng)由線234在控制器和一個或多個存儲器裸片212之間傳遞。一種實現(xiàn)方式可 以包括多個芯片212。
[0083] 控制電路220與讀取/寫入電路230A和230B合作以對存儲器陣列200執(zhí)行存儲 器操作?？刂齐娐?20包括狀態(tài)機222、片上地址解碼器224和功率控制模塊226。狀態(tài)機 222提供存儲器操作的芯片級控制。片上地址解碼器224提供地址接口以在由主機或存儲 器控制器使用的地址與由解碼器240A、240B、242A和242B使用的硬件地址之間轉(zhuǎn)換。功率 控制模塊226控制在存儲器操作期間供應給字線和位線的功率和電壓。在一個實施例中， 功率控制模塊226包括可以產(chǎn)生大于電源電壓的電壓的一個或多個電荷泵。
[0084] 在一個實施例中，控制電路220、功率控制模塊226、解碼器電路224、狀態(tài)機電路 222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電 路230A、讀取/寫入電路230B和/或控制器244中的一個或任何組合可以被稱為一個或多 個管理電路。
[0085] 圖5描繪存儲器單元陣列200的示例結(jié)構(gòu)。在一個實施例中，存儲器單元陣列被分 為Μ個存儲器單元塊。如對于閃速EEPR0M系統(tǒng)常見的，塊是擦除單元。也就是說，每一個 塊包含一起擦除的最小數(shù)目的存儲器單元。每一個塊通常被分為許多頁。頁是編程單位。 一頁或多頁數(shù)據(jù)通常存儲在一行存儲器單元中。頁可以存儲一個或多個扇區(qū)。扇區(qū)包括用 戶數(shù)據(jù)和開銷數(shù)據(jù)。開銷數(shù)據(jù)通常包括根據(jù)扇區(qū)的用戶數(shù)據(jù)計算的錯誤校正碼（ECC)的奇 偶校驗位。當數(shù)據(jù)被編程到陣列中時，控制器的一部分（下面描述）計算ECC奇偶校驗，并 且當數(shù)據(jù)從陣列讀取時，還對其進行檢查?？商鎿Q地，ECC和/或其他開銷數(shù)據(jù)存儲在與數(shù) 據(jù)數(shù)據(jù)屬于的不同的頁中，或甚至不同的塊中。用戶數(shù)據(jù)的扇區(qū)通常包括512字節(jié)，與磁盤 驅(qū)動器中的扇區(qū)大小對應。大量頁形成塊，從8頁起的任何頁，例如高達32、64、128或更多 頁。也可以使用不同大小的塊和布置。
[0086] 在另一實施例中，位線被分為奇數(shù)位線和偶數(shù)位線。在奇數(shù)/偶數(shù)位線架構(gòu)中，沿 著共用的字線并連接到奇數(shù)位線的存儲器單元在同一時間編程，而沿著共用的字線并連接 到偶數(shù)位線的存儲器單元在另一時間編程。
[0087] 圖5還示出存儲器陣列200的塊i的更多細節(jié)。塊i包括X+1個位線和X+1個 NAND串。塊i還包括64個數(shù)據(jù)字線（WL0-WL63)、2個偽（dummy)字線（WL_dO和WL_dl)、 漏極側(cè)選擇線（SGD)和源極側(cè)選擇線（SGS)。每一個NAND串的一個端子經(jīng)由漏極選擇柵極 (連接到選擇線S⑶）連接到對應的位線，并且另一個端子經(jīng)由源極選擇柵極（連接到選擇 線SGS)連接到源極線。因為存在六十四個數(shù)據(jù)字線和兩個偽字線，所以每一個NAND串包 括六十四個數(shù)據(jù)存儲器單元和兩個偽存儲器單元。在其他實施例中，NAND串可以具有多于 或少于64個數(shù)據(jù)存儲器單元以及更多或更少的偽存儲器單元。數(shù)據(jù)存儲器單元可以存儲 用戶或系統(tǒng)數(shù)據(jù)。偽存儲器單元通常不用于存儲用戶或系統(tǒng)數(shù)據(jù)。一些實施例不包括偽存 儲器單元。
[0088] 圖6是被分為被稱為感測模塊480的核心部分和公共部分490的單個感測塊300 的框圖。在一個實施例中，對于每一個位線將存在單獨的感測模塊480并且對于多個感測 模塊480的集合將存在一個公共部分490。在一個示例中，感測塊將包括一個公共部分490 和八個感測模塊480。一組中的每一個感測模塊將經(jīng)由數(shù)據(jù)總線472與相關(guān)聯(lián)的公共部分 通信。對于進一步的細節(jié)，參考2004年12月29日提交的、名稱為"Non-volatile memory and method with shared processing for an aggregate of read/write circuits，'的美 國專利申請公開2006/0140007,其通過引用整體合并于此。
[0089] 感測模塊480包括確定連接的位線中的導通電流是高于還是低于預定閾值電平 的感測電路470。在一些實施例中，感測模塊480包括通常被稱為感測放大器的電路。感測 模塊480還包括用于對連接的位線設置電壓條件的位線鎖存器482。例如，位線鎖存器482 中鎖存的預定狀態(tài)將導致連接的位線被拉到表示編程禁止的狀態(tài)（例如，Vdd)。
[0090] 公共部分490包括處理器492、數(shù)據(jù)鎖存器集合494和耦接在數(shù)據(jù)鎖存器集合494 和數(shù)據(jù)總線471之間的1/0接口 496。處理器492執(zhí)行計算。例如，其功能之一為確定存 儲在感測存儲器單元中的數(shù)據(jù)并且在數(shù)據(jù)鎖存器集合中存儲確定的數(shù)據(jù)。數(shù)據(jù)鎖存器集合 494用于存儲在讀取操作期間由存儲器492確定的數(shù)據(jù)位。其還用于存儲在編程操作期間 從數(shù)據(jù)總線471導入的數(shù)據(jù)位。所導入的數(shù)據(jù)位表示要編程到存儲器中的寫入數(shù)據(jù)。1/0 接口 496提供數(shù)據(jù)鎖存器494和數(shù)據(jù)總線471之間的接口。
[0091] 在讀取或感測期間，系統(tǒng)的操作在狀態(tài)機222的控制之下，其控制將不同控制柵 極電壓供應給所尋址的單元。隨著其步進通過與由存儲器支持的各種存儲器狀態(tài)對應的各 種預定義控制柵極電壓，感測模塊480可以在這些電壓之一跳閘（trip)并且將經(jīng)由總線 472從感測模塊480向存儲器492提供輸出。在該點處，處理器492通過考慮感測模塊的一 個或多個跳閘事件以及與經(jīng)由輸入線493從狀態(tài)機施加的控制柵極電壓有關(guān)的信息來確 定得到的存儲器狀態(tài)。然后，其計算存儲器狀態(tài)的二進制編碼并且將得到的數(shù)據(jù)存儲在數(shù) 據(jù)鎖存器494中。在核心部分的另一實施例中，位線鎖存器482用于雙重任務，作為用于鎖 存感測模塊480的輸出的鎖存器以及還作為如上所述的位線鎖存器。
[0092] 預計一些實現(xiàn)方式將包括多個處理器492。在一個實施例中，每一個處理器492 將包括輸出線（圖6中未描繪），使得每一個輸出線被一起線或（wire-OR)。在一些實施例 中，輸出線在連接到被線或的線之前被反轉(zhuǎn)。該配置使得在當編程過程已完成時的編程驗 證過程期間能夠進行快速確定，因為接收被線或的線的狀態(tài)機可以確定何時全部被編程的 位已達到期望電平。例如，當每一位已達到其期望電平時，該位的邏輯0將被發(fā)送到被線或 的線（或反轉(zhuǎn)數(shù)據(jù)1)。當全部位輸出數(shù)據(jù)0 (或反轉(zhuǎn)的數(shù)據(jù)1)時，則狀態(tài)機知道終止編程 過程。在其中每一個處理器與八個感測模塊通信的實施例中，狀態(tài)機可能（在一些實施例 中）需要讀取被線或的線八次，或者向處理器492增加積聚相關(guān)聯(lián)的位線的結(jié)果使得狀態(tài) 機僅需要讀取被線或的線一次的邏輯。
[0093] 在編程或驗證期間，要編程的數(shù)據(jù)從數(shù)據(jù)總線471被存儲在數(shù)據(jù)鎖存器集合494 中。在狀態(tài)機的控制之下的編程操作包括施加于所尋址的存儲器單元的控制柵極的一系 列編程電壓脈沖（具有增大的幅度）。每一個編程脈沖可以跟隨驗證過程以確定存儲器單 元是否被編程為期望狀態(tài)。處理器492相對于期望存儲器狀態(tài)監(jiān)視所驗證的存儲器狀態(tài)。 當兩者一致時，處理器492可以設置位線鎖存器482,以使得位線被拉到表示編程禁止的狀 態(tài)。這禁止耦接到位線的單元被進一步編程，即使其經(jīng)歷其控制柵極上的編程脈沖。在其 他實施例中，處理器最初加載位線鎖存器482,并且感測電路在驗證過程期間將其設置為禁 止值。
[0094] 數(shù)據(jù)鎖存器堆棧494包含與感測模塊對應的數(shù)據(jù)鎖存器堆棧。在一個實施例中， 每個感測模塊480具有3-5個（或另一數(shù)目的）數(shù)據(jù)鎖存器。在一個實施例中，鎖存器每 一個為一位。在一些實現(xiàn)方式中（但不要求），數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，使得存儲 在其中的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線471的串行數(shù)據(jù)，反之亦然。在一個實施例中，與 Μ個存儲器單元的讀取/寫入塊對應的全部數(shù)據(jù)鎖存器可以鏈接在一起以形成塊移位寄存 器，使得數(shù)據(jù)塊可以通過串行傳遞輸入或輸出。具體地，采用讀取/寫入模塊堆，使得數(shù)據(jù) 鎖存器集合中的每一個將依序?qū)?shù)據(jù)移入或移出數(shù)據(jù)總線，就像它們是用于整個讀取/寫 入塊的移位寄存器的一部分一樣。
[0095] 與讀取操作和感測放大器有關(guān)的額外信息可以在（1)美國專利7, 196, 931， "Non-Volatile Memory And Method With Reduced Source Line Bias Errors，'；（2)美 國專利 7, 023, 736, "Non-Volatile Memory And Method With Improved Sensing"；（3)美 國專利 7, 046, 568; (4)美國專利 7, 196, 928, "Compensating for Coupling During Read Operations of Non-Volatile Memory" 以及（5)美國專利 7, 327, 619, "Reference Sense Amplifier For Non-Volatile Memory"中找到。剛剛在上面列出的全部五個專利文件通過 引用整體合并于此。
[0096] 在成功的編程過程（具有驗證）結(jié)束時，存儲器單元的閾值電壓應在編程的存儲 器單元的閾值電壓的一個或多個分布內(nèi)，或者在擦除的存儲器單元的閾值電壓的分布內(nèi)， 如適用。圖7A描繪其中存在八個狀態(tài)的存儲器單元的狀態(tài)的示例閾值電壓分布。八個數(shù) 據(jù)狀態(tài)包括擦除狀態(tài)和狀態(tài)A-G。在該示例中，每個存儲器單元可以存儲三位。在每一個 數(shù)據(jù)狀態(tài)之間是用于從存儲器單元讀取數(shù)據(jù)的讀取參考電壓。例如，圖7A示出在數(shù)據(jù)狀態(tài) 擦除和A之間的讀取參考電壓Vra，以及在數(shù)據(jù)狀態(tài)A和B之間的Vrb。通過測試給定存儲 器單元的閾值電壓是高于還是低于相應的讀取參考電壓，系統(tǒng)可以確定存儲器單元處于何 種狀態(tài)。在每一個數(shù)據(jù)狀態(tài)的較低邊緣處或附近是驗證參考電壓。例如，圖7A示出狀態(tài)A 的VvA以及狀態(tài)B的VvB等。當將存儲器單元編程為給定狀態(tài)時，系統(tǒng)將測試那些存儲器 單元是否具有大于或等于驗證參考電壓的閾值電壓。
[0097] 圖7B圖示當每一個存儲器單元存儲四位數(shù)據(jù)時與存儲器單元的數(shù)據(jù)狀態(tài)對應的 示例閾值電壓分布。然而，其他實施例可以使用每個存儲器單元多于或少于四位數(shù)據(jù)。圖 7B示出與數(shù)據(jù)狀態(tài)0-15對應的16個閾值電壓分布。在圖7B的實施例中，可以一起驗證一 個奇數(shù)狀態(tài)和一個偶數(shù)狀態(tài)。例如，參考電壓Vv3可以被施加于選擇的字線以驗證存儲器 單元被編程為狀態(tài)2和狀態(tài)3。一個偏置條件用于要被編程為狀態(tài)2的存儲器單元，并且另 一偏置條件用于狀態(tài)3。例如，不同的FSENSE可以用于每一個狀態(tài)。注意，如果使用額外的 偏置條件（例如，額外的FSENSE)，則可以同時驗證三個或甚至更多不同狀態(tài)。
[0098] 在一些實施例中，狀態(tài)0中的閾值電壓為負，并且狀態(tài)1 -15中的閾值電壓為正。然 而，狀態(tài)1-15中的一個或多個中的閾值電壓可以為負。
[0099] 在一些實施例中，使用"驗證低"和"驗證高"參考電壓。圖8A描繪其中每一個存 儲元件存儲兩位數(shù)據(jù)的四狀態(tài)存儲器設備的閾值電壓分布的示例集合。提供第一閾值電壓 分布700用于擦除（擦除狀態(tài)）的存儲元件。三個閾值電壓分布702、704和706分別表示 編程狀態(tài)A、B和C。在一個實施例中，擦除狀態(tài)中的閾值電壓為負，并且A、B和C狀態(tài)中的 閾值電壓為正。
[0100] 還提供讀取參考電壓Vra、Vrb和Vrc用于從存儲元件讀取數(shù)據(jù)。通過測試給定存 儲元件的閾值電壓是高于還是低于Vra、Vrb和Vrc，系統(tǒng)可以確定存儲元件處于的狀態(tài)，例 如編程條件。
[0101] 此外，提供驗證參考電壓Vva、Vvb和Vvc。當將存儲元件編程為A狀態(tài)、B狀態(tài)或 C狀態(tài)時，系統(tǒng)將分別測試那些存儲元件是否具有大于或等于Vva、Vvb和Vvc的閾值電壓。 在一個實施例中，提供"驗證低"參考電壓Vval、Vvbl和Vvcl。在具有不同狀態(tài)數(shù)的實施例 中可以使用類似的"驗證低"參考電壓。
[0102] 在全序列編程中，存儲元件可以從擦除狀態(tài)被直接編程為編程狀態(tài)A、B或C中的 任何一個。例如，可以首先擦除要編程的存儲元件群體，使得群體中的全部存儲元件處于擦 除狀態(tài)。例如圖8B中描繪的一系列編程脈沖用于將存儲元件直接編程為A、B和C狀態(tài)。雖 然一些存儲元件從擦除狀態(tài)被編程為A狀態(tài)，但是其他存儲元件從擦除狀態(tài)被編程為B狀 態(tài)和/或從擦除狀態(tài)被編程為C狀態(tài)。注意，不要求使用全序列編程。
[0103] 慢編程模式的一個示例使用一個或多個狀態(tài)的低（偏移（offset))和高（目標） 驗證電平。例如，VvaL和Vva分別為狀態(tài)A的偏移和目標驗證電平，并且VvbL和Vvb分別 為狀態(tài)B的偏移和目標驗證電平。在編程期間，當被編程為作為目標狀態(tài)的A狀態(tài)的存儲 元件（例如，A狀態(tài)存儲元件）的閾值電壓超過VvaL時，其編程速度變慢，例如通過使Vbl 上升為例如〇V的標稱編程或非禁止電平和例如2-3V的完全禁止電平之間的例如0. 6-0. 8V 的電平。這通過避免閾值電壓的大的步進增大而提供更高的準確性。當閾值電壓達到Vva 時，存儲元件不會進行進一步編程。類似地，當B狀態(tài)存儲元件的閾值電壓超過VvbL時，其 編程速度變慢，并且當閾值電壓達到Vvb時，存儲元件被禁止進行進一步編程。在一種方式 中，慢編程模式不用于最高狀態(tài)，因為一些過沖（overshoot)通常是可接受的。相反，慢編 程模式可以用于高于擦除狀態(tài)且低于最高狀態(tài)的編程狀態(tài)。
[0104] 此外，在所討論的示例編程技術(shù)中，存儲元件的閾值電壓當其被編程為目標數(shù)據(jù) 狀態(tài)時上升。然而，可以使用其中存儲元件的閾值電壓當其被編程為目標數(shù)據(jù)狀態(tài)時下降 的編程技術(shù)。還可以使用測量存儲元件電流的編程技術(shù)。這里的概念可以適用于不同編程 技術(shù)。
[0105] 圖8B描繪在編程操作期間施加于選擇的字線的一系列編程和驗證脈沖。編程操 作可以包括多次編程迭代，其中每一次迭代將其后跟隨一個或多個驗證電壓的一個或多個 編程脈沖（電壓）施加于選擇的字線。在一種可能的方式中，編程電壓在連續(xù)迭代中步升 (stepped up)。此外，編程電壓可以包括具有例如6-8V通過電壓（Vpass)電平的第一部 分，其后跟隨在例如12-25V的編程電平的第二部分。例如，第一、第二、第三和第四編程脈 沖800、802、804和806分別具有Vpgml、Vpgm2、Vpgm3和Vpgm4的編程電壓，以此類推。在 每一個編程脈沖之后可以提供一個或多個驗證電壓集合。在一些實施例中，單個驗證脈沖 用于驗證被編程為不同狀態(tài)的存儲器單元。例如，單個驗證脈沖Vverify可以用于驗證目 標為A狀態(tài)的存儲器單元是否達到Vva，目標為B狀態(tài)的存儲器單元是否達到Vvb，以及目 標為C狀態(tài)的存儲器單元是否達到Vvc。在一些實施例中，在編程脈沖之間可以存在一個或 多個驗證脈沖。例如，一個脈沖可以用于驗證A狀態(tài)和B狀態(tài)，第二脈沖可以用于驗證C狀 態(tài)和D狀態(tài)等。在一些情況下，一個或多個初始編程脈沖其后并未跟隨驗證脈沖，因為不預 計任何存儲元件達到最低編程狀態(tài)（例如，A狀態(tài)）。隨后，例如，編程迭代可以使用驗證脈 沖用于A狀態(tài)，其后跟隨使用編程脈沖用于A和B狀態(tài)的編程迭代，其后跟隨使用編程脈沖 用于B和C狀態(tài)的編程迭代。
[0106] 減輕SMT感測變化
[0107] 圖9是描述從非易失性存儲器單元讀取數(shù)據(jù)的一個實施例的流程圖。圖9描述在 系統(tǒng)級的讀取過程的一個實施例。在步驟1902,接收到讀取數(shù)據(jù)的請求。在步驟1904,響 應于讀取數(shù)據(jù)的請求對于特定頁執(zhí)行讀取操作。注意，該讀取操作可以是"正常"讀取，因 為全部存儲器單元可以僅使用一個偏置條件讀取。例如，即使使用兩個不同的FSENSE驗證 存儲器單元，可以僅使用一個FSENSE將它們讀回。然而，對于使用其他FSENSE驗證的狀態(tài) 進行適當?shù)难a償。注意，該補償可以是基于對不同偏置條件的平均單元響應對讀取進行期 望的Vt偏移的調(diào)整。
[0108] 在一個實施例中，當編程一頁的數(shù)據(jù)時，系統(tǒng)還將產(chǎn)生用于錯誤校正碼（ECC)的 額外的位，并且與該頁的數(shù)據(jù)一起寫入那些ECC位。當從一頁讀取數(shù)據(jù)時，ECC位將用于確 定在步驟1904的數(shù)據(jù)中是否存在任何錯誤。ECC過程可以通過系統(tǒng)中的控制器、狀態(tài)機或 其他組件而執(zhí)行。如果數(shù)據(jù)中不存在錯誤，則在步驟1908將數(shù)據(jù)報告給用戶。如果在步驟 1906發(fā)現(xiàn)錯誤，則在步驟1910確定錯誤是否是可校正的。各種ECC方法具有校正數(shù)據(jù)集合 中的預定數(shù)目的錯誤的能力。如果ECC過程可以校正數(shù)據(jù)，則在步驟1912ECC過程用于校 正數(shù)據(jù)，并且在步驟1914將校正后的數(shù)據(jù)報告給用戶。
[0109] 如果數(shù)據(jù)不可通過ECC過程校正，則在步驟1916可以執(zhí)行數(shù)據(jù)恢復過程。這里公 開的許多技術(shù)用于恢復數(shù)據(jù)。在一些實施例中，使用在SMT驗證期間使用兩個偏置條件執(zhí) 行兩次讀取。例如，每一個存儲器單元可以使用短和長FSENSE兩者讀取。對于每一個單元 的這些讀取可以用于計算軟（soft)ECC解碼器的初始值（例如，LLR)。因此，可以恢復數(shù) 據(jù)。在恢復數(shù)據(jù)之后，在步驟1918將數(shù)據(jù)報告給主機。在將數(shù)據(jù)報告給主機的同時，如果 有必要所述過程可以通過讀取額外的頁而繼續(xù)。
[0110] 圖10描繪可以根據(jù)一個實施例使用的用于對非易失性存儲器的數(shù)據(jù)進行編碼和 解碼的系統(tǒng)。采用錯誤校正控制以檢測和校正非易失性存儲器陣列中的錯誤或損壞的數(shù)據(jù) 的讀取。一般來說，根據(jù)輸入數(shù)據(jù)計算一些額外的ECC或奇偶校驗位并且根據(jù)編碼方案將 其存儲在存儲器陣列中。當讀取時，讀取輸入數(shù)據(jù)和ECC位兩者，并且解碼器使用該兩者以 檢測錯誤是否存在并且在一些情況下檢測在哪一位或哪些位中出現(xiàn)錯誤。
[0111] 在一個實施例中，圖10的錯誤校正控制系統(tǒng)2000可以被實現(xiàn)為控制器244的一 部分，雖然可以使用不同的系統(tǒng)和架構(gòu)。圖10的系統(tǒng)包括編碼器2002、存儲器陣列200、 LLR(對數(shù)似然比）表2006和解碼器2008。注意，使用LLR表是用于確定解碼器2008的 初始值的一種技術(shù)；然而，可以使用除了 LLR之外的其他指標。編碼器2002接收到要存儲 在存儲器陣列200中的、也被稱為信息位的用戶數(shù)據(jù)。信息位由矩陣i= [1 0]表示。編 碼器2002實現(xiàn)錯誤校正編碼過程，其中奇偶校驗位被增加到信息位以提供由矩陣或碼字 v=[l 0 1 0]表示的數(shù)據(jù)，指示兩個奇偶校驗位被附加于數(shù)據(jù)位?？梢允褂靡愿鼜碗s的 方式將輸入數(shù)據(jù)映射為輸出數(shù)據(jù)的其他技術(shù)?？梢允褂靡脖环Q為Gallager碼的低密度 奇偶校驗檢查（LDPC)碼。實際上，這種碼通常應用于跨許多存儲元件編碼的多個頁。關(guān) 于 LDPC 的進一步信息可以在 D. MacKay 的 Information Theory, Inference and Learning Algorithms, Cambridge University Press 2003, chapter 47 中找到。然后，數(shù)據(jù)位可以被 映射為邏輯頁，并且通過將非易失性存儲元件編程為與v對應的編程狀態(tài)，例如X = 12,而 將數(shù)據(jù)位存儲在非易失性存儲器200中。在使用四位數(shù)據(jù)矩陣v的情況下，可以使用十六 個編程狀態(tài)。通常，對于每一個單獨的單元不使用奇偶校驗位。
[0112] 在一種可能的實現(xiàn)方式中，使用實現(xiàn)與在編碼器2002實現(xiàn)的編碼對應的錯誤校 正解碼的迭代概率解碼過程。關(guān)于迭代概率解碼的進一步細節(jié)可以在上述D. MacKay的文 本中找到。迭代概率解碼試圖通過將初始概率指標分配給碼字中的每一位而解碼碼字。概 率指標指示每一位的可靠性，也就是說，位沒有錯誤的可能性。在一種方式中，概率指標是 從LLR表2006獲得的對數(shù)似然比。LLR值是從存儲元件讀取的各種二進制位的值已知的可 靠性的度量。
[0113] 通過g = log 給出位的LLR，其中P(v = 0|Y)是假設讀取狀態(tài)為Y的條 r(v = 11 Y) 件下，位為0的概率，并且P (V = 11Y)是假設在讀取狀態(tài)為Y的條件下，位為1的概率。因 此，LLR>0指示位更可能為0而非1，而LLR〈0指示位更可能為1而非0。此外，更大的幅度 指示更高的可能性或可靠性。因此，比起LLR = 5的位，LLR = 63的位更可能為0,并且比 起LLR = -5的位，LLR = -63的位更可能為1。LLR = 0指示位同樣可能為0或1。
[0114] 可以提供LLR值用于碼字yl中的四個位位置中的每一個。例如，4. 5、5. 2、_5. 9和 6. 6的LLR分別被分配給yl的位0、0、1和0。此外，LLR表可以說明多個讀取結(jié)果，使得當 位值在不同碼字中是一致的時使用更大的幅度的LLR。
[0115] 解碼器2008 (這里也被稱為ECC解碼器或軟ECC解碼器）接收到碼字yl和LLR。 解碼器2008可以在連續(xù)的迭代中進行迭代，其中其確定是否已滿足錯誤編碼過程的奇偶 校驗檢查。如果已滿足奇偶校驗檢查，則解碼過程已收斂并且碼字已校正錯誤。如果未滿 足一個或多個奇偶校驗檢查，則解碼器可以調(diào)整與奇偶校驗檢查不一致的位中的一個或多 個的LLR，并且隨后在所述過程中重新應用奇偶校驗檢查或下一檢查以確定其是否已滿足。 例如，可以調(diào)整LLR的幅度和/或極性。如果仍未滿足討論中的奇偶校驗檢查，則可以在另 一次迭代中再次調(diào)整LLR。在一些情況下，但并非在全部情況下，調(diào)整LLR可以導致翻轉(zhuǎn)位 (例如，從0到1或從1到0)。在一個實施例中，一旦已滿足討論中的奇偶校驗檢查，就將另 一奇偶校驗檢查應用于碼字，如適用。在其他情況下，所述過程移動到下一奇偶校驗檢查， 稍后循環(huán)回到失敗的檢查。所述過程繼續(xù)試圖滿足全部奇偶校驗檢查。因此，完成yl的解 碼過程以獲得包括奇偶校驗位v和解碼后的信息位i的解碼后的信息。
[0116] 注意，系統(tǒng)2000還可以具有映射來自編碼器2002的數(shù)據(jù)的映射器，以及解映射來 自存儲器陣列200的數(shù)據(jù)的解映射器。
[0117] 圖11是讀取非易失性存儲器的過程2100的一個實施例的流程圖。過程2100可 以減輕在使用與用于驗證的偏置條件不同的偏置條件讀取時的單元到單元的變化。在步驟 2102中，使用SMT感測驗證存儲器單元。步驟2102可以包括使用第一偏置條件驗證第一組 非易失性存儲元件，并且使用第二偏置條件驗證第二組非易失性存儲元件。第一組可以是 對于狀態(tài)的一個集合（例如，奇數(shù)狀態(tài)）進行驗證的存儲器單元。第二組可以是對于狀態(tài) 的另一個集合（例如，偶數(shù)狀態(tài)）進行驗證的存儲器單元。作為一個示例，第一和第二組與 正在編程的相同字線相關(guān)聯(lián)。
[0118] 在步驟2102之后存在一虛線以指示在步驟2106之前可能經(jīng)過一些時間。在 一個實施例中，僅在讀取過程失敗的情況下（例如，錯誤校正不能讀取數(shù)據(jù)），執(zhí)行步驟 2104-2110。注意，步驟2104-2110可以是圖9的恢復數(shù)據(jù)步驟1916的一部分。
[0119] 在步驟2104中，對于第一和第二組中的使用第一偏置條件的非易失性存儲元件 中的每一個確定第一表觀（apparent)閾值電壓。在一個實施例中，每次使用第一偏置條件 在許多讀取比較電壓執(zhí)行讀取。注意，此時不必要知道哪些存儲器單元是第一組和哪些存 儲器單元是第二組。換句話說，不必要知道哪些存儲器單元使用第一偏置條件進行驗證和 哪些存儲器單元使用第二偏置條件進行驗證。此外，Vt被稱為"表觀"閾值電壓，因為存儲 器單元中的一些使用與在驗證期間使用的不同的偏置條件讀取。因此，那些存儲器單元預 計似乎具有不同Vt。
[0120] 在步驟2106中，對于第一和第二組中的使用第二偏置條件的非易失性存儲元件 中的每一個確定第二表觀（apparent)閾值電壓。在一個實施例中，每次使用第二偏置條件 執(zhí)行許多次讀取。
[0121] 在步驟2108中，對于第一組和第二組中的非易失性存儲元件中的每一個，對于使 用第一表觀閾值電壓和第二表觀閾值電壓的ECC解碼器2008確定初始值。如上所述，ECC 解碼器2008可以使用初始值以經(jīng)由迭代過程恢復數(shù)據(jù)。在一些實施例中，步驟2108涉及 基于步驟2104和2106的讀取結(jié)果，從一個或多個LLR表2006中訪問適當?shù)闹?。然而，?以使用除了 LLR表之外的技術(shù)。下面討論進一步的細節(jié)。
[0122] 圖12是圖示用于確定ECC解碼器2008的初始值的過程2200的一個實施例的流 程圖。過程2200是圖11的步驟2104-2108的一個實施例。因此，過程2200可以在正常讀 取失敗之后執(zhí)行。如所述，當使用SMT驗證時，通常使用過程2200。在一個實施例中，SMT 使用兩個偏置條件。該示例將用于描述過程2200。然而，將注意，過程2200可以被修改為 使用多于兩個偏置條件。
[0123] 在步驟2202中，使用第一偏置條件在"N-1"個不同參考電壓電平執(zhí)行讀取。這是 在SMT驗證期間使用的偏置條件之一。例如，其可以是短（或標稱）FSENSE。注意，這可以 與在正常讀取期間使用的FSENSE相同（步驟1904,圖9)，但并不要求如此。參考電壓電平 的數(shù)目"N-1"可以是任何數(shù)目，但通常足夠高以在讀取中實現(xiàn)適當?shù)牧６?。通常，N大于數(shù) 據(jù)狀態(tài)的數(shù)目。例如，N可以是64,即使僅存在4、8或16個數(shù)據(jù)狀態(tài)。注意，不要求參考電 壓電平在Vt范圍上相等地分布。
[0124] 在步驟2204中，對于每一個非易失性存儲元件存儲第一表觀閾值電壓。這基于步 驟2202的讀取。例如，在步驟2202中，在每一個參考電壓被施加于選擇的字線之后，使用 標稱FSENSE感測位線。對選擇的字線上的每一個存儲元件是否響應于參考電壓被認為是 "接通"而進行確定。該結(jié)果可以存儲在感測放大器中的（或與感測放大器相關(guān)聯(lián)的）數(shù)據(jù) 鎖存器中。在一個實施例中，可以通過對感測電容器放電由FSENSE定義的一段時間而進行 確定?？梢詸z查感測電容器的最終電壓以確定存儲元件是否接通。
[0125] 然后，參考電壓增大，并且使用標稱FSENSE再次執(zhí)行感測。通常，在某個點，存儲 元件不再響應于參考電壓被認為是"接通"?？梢曰诖鎯υo法接通的最低參考電壓 和/或存儲元件未接通的最高參考電壓確定每一個存儲元件的表觀Vt。注意，步驟2202和 2204是圖11的步驟2104的一個實施例。
[0126] 在步驟2206中，使用第二偏置條件在"N-1"個不同參考電壓電平執(zhí)行讀取。這是 在SMT驗證期間使用的偏置條件之一。例如，其可以是長FSENSE。
[0127] 在步驟2208中，對于每一個非易失性存儲元件存儲第二表觀閾值電壓。這基于步 驟2206的讀取。步驟2206-2208可以類似于步驟2202-2204,但是使用不同偏置條件。步 驟2206-2208是圖11的步驟2106的一個實施例。
[0128] 在步驟2210中，對于存儲元件中的每一個使用第一和第二表觀閾值電壓對指標 (metric)表做出索引（index)。這可以導致每一個存儲元件的初始值。注意，步驟2210是 圖11的步驟2108的一個實施例。在一個實施例中，指標表是LLR表2006。下面討論其他 指標表的示例。
[0129] 如所述，使用LLR表2006是用于生成解碼器的初始值的一種技術(shù)。然而，可以使 用除了 LLR之外的其他指標。在一個實施例中，使用位為"0"（或"1"）的概率而非使用概 率的對數(shù)似然比（即，LLR)作為指標。在該情況下，在步驟2210中做出索引的表將為概率 而非LLR的表，并且ECC解碼器將被指定使用概率指標而非LLR指標工作。
[0130] 在一個實施例中，使用似然比而非對數(shù)似然比。在該情況下，在步驟2210中做出 索引的表將為似然比（LR)而非LLR的表，并且ECC解碼器將被指定使用LR指標而非LLR 指標工作。
[0131] 在一個實施例中，使用也被稱為"位期望"或"軟位"的概率差（P(O)-P(l))。在該 情況下，在步驟2210中做出索引的表將為"位期望"而非LLR的表，并且ECC解碼器將被指 定使用"位期望"指標而非LLR指標工作。
[0132] 注意，如上所述的全部指標（概率、LR、"位期望"、LLR)是等效指標。也就是說，存 在從一個指標到另一個指標的一對一轉(zhuǎn)化。然而，所提出的方法也適用于解碼器被設計為 使用其工作的任何其他任意指標。對于每一個這種指標，應使用適當?shù)挠嬎銇泶_定在假設 讀取Vtl和Vt2值的情況下的指標值（并且相應地應計算表）。
[0133] 將討論可以適用于步驟2210的LLR表2006的一個實施例的進一步細節(jié)。LLR表 2006的一個實施例可以具有高達N 2個條目，其中每一個條目與可能的表觀閾值電壓的一個 組合對應。注意，N-1可以等于在過程2100中使用的讀取參考電壓的數(shù)目。LLR表2006中 的條目可以被稱為[vtl，Vt2]，其中Vtl為第一表觀閾值電壓并且Vt2為第二表觀閾值電 壓。因此，給定的條目包含被讀取為具有該兩個表觀Vts的存儲元件的LLR。注意，實際上， 不要求LLR表包含全部可能的N 2個組合。一些不可能的組合可以從LLR表2006中省去。 例如，對應一些實施例，預計存儲器單元的兩個表觀Vts應彼此相當接近。因此，可以省略 具有較大差的組合。
[0134] 在一個實施例中，基于狀態(tài)轉(zhuǎn)換矩陣（STM)計算LLR表2006。STM的大小可以為 Μ X N2,其中Μ為編程狀態(tài)的數(shù)目。如前所述，N-1可以是來自步驟2202或2206的讀取參 考值的數(shù)目。換句話說，Ν可以是由于過程2100中的讀取，存儲元件可以具有的可能的表 觀Vts的數(shù)目。STM中的條目可以被稱為[i，（jl，j2)]，其中"i"為編程狀態(tài)，并且（jl，j2) 指代表觀閾值電壓的一個可能組合。在一個實施例中，STM中的條目[i，（jl，j2)]等于使 用第一 FSENSE條件來讀取值jl的概率和使用第二FSENSE條件來讀取值j2的概率，假設 狀態(tài)i被編程。
[0135] 圖13A是確定ECC解碼器2008的初始值的過程2300的一個實施例的流程圖。過 程2300是圖11的步驟2104-2108的一個實施例。因此，過程2300可以在正常讀取失敗之 后執(zhí)行。當使用SMT驗證時，通常使用過程2300。在一個實施例中，SMT使用兩個偏置條 件。該示例將用于描述過程2300。然而，將注意，過程2300可以被修改為使用多于兩個偏 置條件。
[0136] 過程2300涉及計算每一個存儲元件的校正項。校正項可以基于一存儲元件如何 與其他存儲元件不同地響應于兩個偏置條件。例如，如果平均存儲元件表現(xiàn)出在使用第一 和第二偏置條件之間的95mV Vt偏移，但是該存儲元件表現(xiàn)出115mV偏移，則校正項可以基 于該20mV偏差。
[0137] 在過程2300中，可以使用許多LLR表2006。對于每一個校正項可以存在一個LLR 表。在一個實施例中，每一個LLR表2006可以具有N個條目。再次，N可以是存儲元件的 可能的表觀閾值電壓的數(shù)目。因此，每一個條目可以與表觀Vt對應。
[0138] 過程2300可以使用對于每一個偏置條件的每一個存儲元件的表觀閾值電壓作為 輸入。圖12的步驟2202-2208可以用于此。
[0139] 在步驟2302中，對于存儲元件中的一個確定校正項。如所述，這可以相對于偏置 條件校正該存儲元件和其他存儲元件之間的變化。下面討論進一步的細節(jié)。
[0140] 在步驟2304中，選擇與校正項對應的LLR表2006。
[0141] 在步驟2306中，使用存儲元件的表觀Vt對選擇的LLR表2006做出索引。在一個 實施例中，使用利用標稱偏置條件確定的Vt。例如，可以使用利用標稱FSENSE確定的Vt。 然而，取決于LLR表是如何構(gòu)造的，可以使用任一表觀Vt。
[0142] 在步驟2308中，存儲用于該存儲元件的LLR。過程2300對于下一存儲元件繼續(xù)。 因此，可以對于每一個存儲元件確定LLR。注意，雖然關(guān)于LLR討論了圖13A，但是也可以使 用其他指標（例如，概率、LR、"位期望"）。
[0143] 圖13B是確定存儲元件的校正值的過程2400的一個實施例的流程圖。過程2400 可以使用對于每一個偏置條件的每一個存儲元件的表觀閾值電壓作為輸入。圖12的步驟 2202-2208可以用于此。
[0144] 在步驟2402和2404中，確定每一個存儲元件的兩次讀取之前的平均差。等式1 描述用于進行該計算的一種技術(shù)。
[0145]

【權(quán)利要求】
1. 一種用于操作具有包括第一組和第二組的多個非易失性存儲元件的非易失性存儲 器的方法，所述方法包括： 使用第一偏置條件驗證第一組非易失性存儲元件（2102、2602); 使用第二偏置條件驗證第二組非易失性存儲元件（2102、2604); 使用第一偏置條件確定第一和第二組中的每一個非易失性存儲元件的第一表觀閾值 電壓（2104); 使用第二偏置條件確定第一和第二組中的每一個非易失性存儲元件的第二表觀閾值 電壓（2106);以及 使用第一組和第二組中的每一個非易失性存儲元件的第一表觀閾值電壓和第二表觀 閾值電壓確定ECC解碼器的初始值（2108)。
2. 如權(quán)利要求1所述的方法，其中確定ECC解碼器的初始值包括： 使用多個非易失性存儲元件中的第一非易失性存儲元件的第一表觀閾值電壓和第二 表觀閾值電壓對指標表做出索引（2210);以及 對多個非易失性存儲元件中的其他非易失性存儲元件重復做出索引。
3. 如權(quán)利要求2所述的方法，其中確定第一表觀閾值電壓包括使用第一偏置條件在 N-1個讀取比較電壓電平讀取第一組和第二組非易失性存儲元件，確定第二表觀閾值電壓 包括使用第二偏置條件在所述N-1個讀取比較電壓電平讀取第一組和第二組非易失性存 儲元件；指標表包括多個條目，每一個條目與表觀閾值電壓的一種可能的組合對應。
4. 如權(quán)利要求1所述的方法，其中確定ECC解碼器的初始值包括： a) 基于多個非易失性存儲元件中的第一非易失性存儲元件的第一表觀閾值電壓和第 二表觀閾值電壓選擇指標表（2502); b) 使用第一非易失性存儲元件的第一表觀閾值電壓或第二表觀閾值電壓對選擇的指 標表做出索引（2504);以及 對多個非易失性存儲元件中的其他非易失性存儲元件重復所述a)和b)。
5. 如權(quán)利要求1所述的方法，其中確定ECC解碼器的初始值包括： a) 基于多個非易失性存儲元件中的第一非易失性存儲元件的第一表觀閾值電壓和第 二表觀閾值電壓確定第一非易失性存儲兀件的校正項； b) 訪問與第一非易失性存儲元件的校正項對應的指標表，訪問的指標表是多個存儲的 指標表之一，每一個指標表與不同校正項對應（2304); c) 使用第一非易失性存儲元件的第一表觀閾值電壓對訪問的指標表做出索引 (2306);以及 對多個非易失性存儲元件中的其他非易失性存儲元件重復所述a)-c)。
6. 如權(quán)利要求1到5之一所述的方法，其中使用第一偏置條件驗證第一組非易失性存 儲元件包括確定第一組中的非易失性存儲元件是否被編程為第一編程狀態(tài)集合中的適當 編程狀態(tài)，使用第二偏置條件驗證第二組非易失性存儲元件包括確定第二組中的非易失性 存儲元件是否被編程為第二編程狀態(tài)集合中的適當編程狀態(tài)。
7. 如權(quán)利要求1到6之一所述的方法，其中使用第一偏置條件讀取非易失性存儲元件 包括使用第一感測時間將多個讀取比較電壓施加于與多個非易失性存儲元件相關(guān)聯(lián)的字 線，使用第二偏置條件讀取非易失性存儲元件包括使用不同于第一感測時間的第二感測時 間將多個讀取比較電壓施加于該字線。
8. 如權(quán)利要求1到6之一所述的方法，其中使用第一偏置條件讀取非易失性存儲元件 包括將多個讀取比較電壓施加于與多個非易失性存儲元件相關(guān)聯(lián)的字線，同時將第一電壓 施加于與多個非易失性存儲元件相關(guān)聯(lián)的位線，使用第二偏置條件讀取非易失性存儲元件 包括將所述多個讀取比較電壓施加于該字線，同時將第二電壓施加于該位線。
9. 如權(quán)利要求1到8之一所述的方法，其中多個非易失性存儲元件包括第三組，并且進 一步包括： 使用第三偏置條件驗證第三組非易失性存儲元件；以及 使用第三偏置條件確定第一、第二和第三組中的每一個非易失性存儲元件的第三表 觀閾值電壓，基于多個非易失性存儲元件中的每一個非易失性存儲元件的第一表觀閾值電 壓、第二表觀閾值電壓和第三表觀閾值電壓確定ECC解碼器的初始值。
10. -種非易失性存儲設備包括： 包含第一組和第二組的多個非易失性存儲元件； 與多個非易失性存儲元件相關(guān)聯(lián)的字線；以及 與字線和多個非易失性存儲元件通信的一個或多個管理電路，該一個或多個管理電路 使用第一偏置條件驗證第一組非易失性存儲元件，該一個或多個管理電路使用第二偏置條 件驗證第二組非易失性存儲元件，該一個或多個管理電路使用第一偏置條件確定第一和第 二組中的每一個非易失性存儲元件的第一表觀閾值電壓，該一個或多個管理電路使用第二 偏置條件確定第一和第二組中的每一個非易失性存儲元件的第二表觀閾值電壓，該一個或 多個管理電路使用第一組和第二組中的每一個非易失性存儲元件的第一表觀閾值電壓和 第二表觀閾值電壓確定ECC解碼器的初始值。
11. 如權(quán)利要求10所述的非易失性存儲設備，其中作為確定ECC解碼器的初始值的一 部分，該一個或多個管理電路使用非易失性存儲元件的第一非易失性存儲元件的第一表觀 閾值電壓和第二表觀閾值電壓對指標表做出索引。
12. 如權(quán)利要求11所述的非易失性存儲設備，其中該一個或多個管理電路使用第一偏 置條件在N-1個讀取比較電壓電平讀取第一組和第二組非易失性存儲元件以確定第一表 觀閾值電壓，該一個或多個管理電路使用第二偏置條件在N-1個讀取比較電壓電平讀取第 一組和第二組非易失性存儲元件以確定第二表觀閾值電壓，LLR表包括多個條目，每一個條 目與表觀閾值電壓的一種可能的組合對應。
13. 如權(quán)利要求10所述的非易失性存儲設備，其中為了確定多個非易失性存儲元件中 的第一非易失性存儲元件的ECC解碼器的初始值，該一個或多個管理電路基于第一非易失 性存儲兀件的第一表觀閾值電壓和第二表觀閾值電壓選擇指標表，該一個或多個管理電路 使用第一非易失性存儲兀件的第一表觀閾值電壓或第二表觀閾值電壓對選擇的指標表做 出索引。
14. 如權(quán)利要求10所述的非易失性存儲設備，其中為了確定多個非易失性存儲元件中 的第一非易失性存儲元件的ECC解碼器的初始值，該一個或多個管理電路基于第一非易失 性存儲兀件的第一表觀閾值電壓和第二表觀閾值電壓確定第一非易失性存儲兀件的校正 項，該一個或多個管理電路訪問與第一非易失性存儲元件的校正項對應的指標表，訪問的 指標表是多個存儲的指標表之一，每一個指標表與不同校正項對應，該一個或多個管理電 路使用第一非易失性存儲兀件的第一表觀閾值電壓對訪問的指標表做出索引。
15.如權(quán)利要求10所述的非易失性存儲設備，其中該一個或多個管理電路在使用第一 偏置條件讀取非易失性存儲元件時，將多個讀取比較電壓施加于字線并且使用第一感測時 間，該一個或多個管理電路在使用第二偏置條件讀取非易失性存儲元件時，將多個讀取比 較電壓施加于字線并且使用第二感測時間。
【文檔編號】G06F11/10GK104126205SQ201280070357
【公開日】2014年10月29日 申請日期:2012年11月19日 優(yōu)先權(quán)日:2011年12月21日
【發(fā)明者】E.沙隆 申請人:桑迪士克科技股份有限公司