專利名稱：多終點建立時間違規修復后的電路的制作方法
技術領域：
本實用新型涉及電子領域，特別涉及多終點建立時間違規電路的修復。
背景技術：
對于多終點建立時間違規的電路，傳統設計的解決方案為:對建立時間不能滿足時限要求的時序路徑，隨機地對該時序路徑上的電路器件進行優化，減少延遲，以達到建立時間的要求。比如說，如圖1所示，多終點建立時間違規修復前的電路(即原始電路)中，包含2條時序路徑，寄存器I至寄存器3 (簡稱為路徑I)、寄存器2至寄存器4 (簡稱為路徑2)。路徑I中包含邏輯電路1、邏輯電路5與邏輯電路3 ;路徑2中包含邏輯電路2、邏輯電路5與邏輯電路4。在對建立時間違規的路徑I與路徑2進行修復時，現有的方案是對這2條路徑進行獨立的修復，如優化路徑I中所包含邏輯電路3(優化后的邏輯電路為邏輯電路3’)，優化路徑2中所包含邏輯電路4 (優化后的邏輯電路為邏輯電路4’)，使得多終點建立時間違規修復后的電路中，路徑I與路徑2均滿足時序路徑的建立時間要求。然而，上述這種方案由于是獨立地在每個違規建立路徑下都進行時序優化，縮短器件延遲，因此需要改動比較多的邏輯，造成靜態時序收斂疊代次數比較多，所需要的器件也比較多，后續驗證流程比較長，即存在浪費芯片面積，功耗大，收斂時間長等問題，不利于布局布線。
實用新型內容本實用新型的目的在于提供一種多終點建立時間違規修復后的電路，使得修復后的電路芯片面積小，功耗小，更加有利于布局布線。為解決上述技術問題，本實用新型提供了一種多終點建立時間違規修復后的電路，包含由寄存器和邏輯電路組成的至少兩條時序路徑；其中，所述各時序路徑之間存在公共路徑；所述公共路徑上的電路器件的延遲時長小于預設門限；所述各時序路徑的非公共路徑上仍存在允許減小延遲的電路器件。本實用新型實施方式相對于現有技術而言，主要是針對建立時間違規的時序路徑的公共路徑，進行了優化，盡量不改動各時序路徑的非公共路徑上的電路器件。由于減少了需要優化的電路邏輯，同時對多終點的路徑進行優化，即采用優化一條時序路徑，達到同時改善多條終點時序路徑的效果。從而實現節省芯片面積，節省功耗，節約成本的效果，同時對傳統流程改動也不大。也就是說，對公共路徑的優化，可同時減少各時序路徑的建立時間，有效提高了路徑的優化效率，不但能節省芯片面積，節省功耗，節約成本，對傳統流程也沒有太多的變動，更加有利于布局布線。
[0010]圖1是根據現有技術的多終點建立時間違規修復前與修復后的電路結構示意圖；圖2是根據本實用新型第一實施方式的多終點建立時間違規修復后的電路結構示意圖；圖3是根據本實用新型第二實施方式的多終點建立時間違規修復前與修復后的電路結構意圖。
具體實施方式
為使本實用新型的目的、技術方案和優點更加清楚，下面將結合附圖對本實用新型的各實施方式進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本實用新型各實施方式中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即使沒有這些技術細節和基于以下各實施方式的種種變化和修改，也可以實現本申請各權利要求所要求保護的技術方案。本實用新型的第一實施方式涉及一種多終點建立時間違規修復后的電路。具體結構如圖2所示。該多終點建立時間違規修復后的電路包含由寄存器和邏輯電路組成的至少兩條時序路徑，時序路徑的起點和終點均為寄存器。其中一條時序路徑為:寄存器1-組合邏輯1-組合邏輯2-寄存器2 ;另一條時序路徑為:寄存器1-組合邏輯1-組合邏輯3-寄存器3。其中，各時序路徑之間存在公共路徑:寄存器1-組合邏輯I。在本實施方式中，公共路徑上的電路器件的延遲時長小于預設門限，該預設門限可根據各時序路徑的建立時長設置，只要能夠保證各時序路徑的建立時間滿足要求即可。各時序路徑的非公共路徑上仍存在允許減小延遲的電路器件。也就是說，在本實施方式中，是通過優化公共路徑，使得公共路徑電路的延遲較小，以滿足各時序路徑的建立時間需求，若增大公共路徑電路延遲，則可能會出現建立時間違規的問題。對于非公共路徑電路，則必定存在可進一步減少延遲的電路器件。因此，在多終點建立時間違規修復后的電路中，各時序路徑的非公共路徑上分別存在的電路器件，可以與多終點建立時間違規修復前的電路中，各時序路徑的肖_公共路徑上分別存在的電路器件相同。減少了需要優化的電路邏輯，同時對多終點的路徑進行優化，即采用優化一條時序路徑，達到同時改善多條終點時序路徑的效果。從而實現節省芯片面積，節省功耗，節約成本的效果，同時對傳統流程改動也不大。也就是說，對公共路徑的優化，可同時減少各時序路徑的建立時間，有效提高了路徑的優化效率，不但能節省芯片面積，節省功耗，節約成本，對傳統流程也沒有太多的變動，更加有利于布局布線。本實用新型的第二實施方式涉及一種多終點建立時間違規修復后的電路。第二實施方式與第一實施方式大致相同，主要區別之處在于:在第一實施方式中，多終點建立時間違規修復后的電路中的兩條時序路徑的起點為同一個寄存器。而在本實用新型第二實施方式中，多終點建立時間違規修復后的電路中的兩條時序路徑的起點為不同的寄存器，并且時序路徑所包含的邏輯電路也有所不同。如圖3所示，多終點建立時間違規修復前的電路中，包含兩條時序路徑，路徑I為:寄存器1-邏輯電路1-邏輯電路5-邏輯電路3-寄存器3 ;路徑2為:寄存器2 -邏輯電路2-邏輯電路5-邏輯電路4-寄存器4。通過分析路徑I和路徑2可知，邏輯電路5是這兩條建立時間違規電路的公共部分。因此，在本實施方式中，對邏輯電路5進行優化，通過減少邏輯電路5的延遲，使得各時序路徑的建立滿足時間需求。如圖3所示，優化后的邏輯電路5表示為邏輯電路5’。由此可見，在本實施方式中，由于無需對非公共路徑上的邏輯電路1、邏輯電路2、邏輯電路3、邏輯電路4進行改動，因此減少了需要優化的電路邏輯，通過對公共路徑上的邏輯電路5進行了優化，達到了同時改善多條終點時序路徑的效果。從而實現節省芯片面積，節省功耗，節約成本的效果，同時對傳統流程改動也不大。值得一提的是，在實際應用中，在優化邏輯電路5后，可根據優化后的邏輯電路5’的靜態時序報告，進一步分析，如果路徑I和路徑2的建立時間無違規，則無需再優化；如果這兩條建立時間違規電路仍然有違規，優化后的邏輯電路5’已是最小的延遲，則再考慮對邏輯電路1、邏輯電路2、邏輯電路3、邏輯電路4的優化，以保證修復后的電路不存在建立時間違規情況。本領域的普通技術人員可以理解，上述各實施方式是實現本實用新型的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本實用新型的精神和范圍。
權利要求1.一種多終點建立時間違規修復后的電路，包含由寄存器和邏輯電路組成的至少兩條時序路徑，其特征在于: 所述各時序路徑之間存在公共路徑；所述公共路徑上的電路器件的延遲時長小于預設門限； 所述各時序路徑的非公共路徑上仍存在允許減小延遲的電路器件。
2.根據權利要求1所述的多終點建立時間違規修復后的電路，其特征在于， 所述預設門限根據所述各時序路徑的建立時長設置。
3.根據權利要求1所述的多終點建立時間違規修復后的電路，其特征在于， 所述各時序路徑的非公共路徑上分別存在的電路器件，與多終點建立時間違規修復前的電路中，各時序路徑的非公共路徑上分別存在的電路器件相同。
4.根據權利要求1至3中任一項所述的多終點建立時間違規修復后的電路，其特征在于， 所述時序路徑的起點和終點均為寄存器。
專利摘要本實用新型涉及電子領域，公開了一種多終點建立時間違規修復后的電路。本實用新型中，針對建立時間違規的時序路徑的公共路徑，進行了優化，盡量不改動各時序路徑的非公共路徑上的電路器件。由于減少了需要優化的電路邏輯，同時對多終點的路徑進行優化，即采用優化一條時序路徑，達到同時改善多條終點時序路徑的效果。從而實現節省芯片面積，節省功耗，節約成本的效果，同時對傳統流程改動也不大。
文檔編號G06F17/50GK202976082SQ20122059821
公開日2013年6月5日 申請日期2012年11月14日 優先權日2012年11月14日
發明者李長征 申請人:上海宇芯科技有限公司