用于提高平衡吞吐量數據路徑架構上的fir操作性能的新穎數據訪問方法
【專利摘要】本發明的實施例公開了一種用于提高平衡吞吐量數據路徑架構上的FIR操作性能的新穎數據訪問方法。公開一種用于通過使用修改型平衡數據結構和訪問架構來實現涉及到乘法累加(MAC)操作的數字信號處理操作的裝置和方法。這一架構維持如下數據路徑，該數據路徑連接一個地址生成單元、一個寄存器文件和一個MAC執行單元。寄存器文件具有單獨的寄存器的分級分組組織，該組織減少存儲器未對準所引起的冒泡周期。這一架構使用并行執行并且可以每個周期實現兩個或者更多個MAC操作。
【專利說明】用于提高平衡吞吐量數據路徑架構上的FIR操作性能的新穎數據訪問方法
[0001]相關串請信息
[0002]本申請涉及[代理案號ll-BJ_0647]“Modified Balanced Throughput Data-PathArchitecture for Special Correlation Applications”,該申請在法律可允許的最大程度上通過引用而全文并入本文。
【技術領域】
[0003]這里描述的本發明涉及用于實現數字信號處理(DSP)操作的系統架構、裝置和方法。更具體而言但是并非排它地，本發明涉及用于實現涉及到乘法累加(MAC)計算的DSP操作(比如有限沖激響應(FIR)濾波、有限傅里葉變換、卷積、相關和其它DSP操作)的系統、裝置和方法。其它科學領域也使用MAC操作，例如物理科學的數值仿真。
【背景技術】
[0004]在信號處理(尤其是數字信號處理)領域中，許多必需操作是有限沖激響應(FIR)濾波器(也稱為加權平均)的形式。在這一公知操作中，值的有限集合(也稱為濾波器系數或者抽頭加權值)h(k) (k = 0，...，N-1)和輸入數據序列的值x(k)用來按照規則y(n) = EShik)x(n — &)創建輸出序列值y (η)。由于每次將η遞增I都將輸入值的所選集合移位I ;所以這一過程也稱為滑動窗求和。為了計算每個y(n)，首先將系數和輸入值的配對相乘，然后相加求和，這稱為乘法累加(MAC)的過程。
[0005]FIR操作在信號處理中廣泛用來選擇所需頻率、去除噪聲并且檢測雷達信號以及其它應用。如等式的形式所示，FIR濾波操作很好地適合在計算機硬件上實現。在一個這樣的實現方式中，向專用存儲器陣列中加載濾波器系數，然后對于每個值y(n)而言，向第二存儲器陣列中加載輸入的對應部分，并且對經對準的系數和輸入逐對執行MAC操作。
[0006]盡管可以并且經常是通過軟件在通用計算機上完成實現FIR操作，但是許多信號處理應用需要FIR操作的很快計算。這些情況經常需要在專用數字硬件(比如數字信號處理器(DSP))上、在可重新配置平臺(比如現場可編程門陣列(FPGA))上、或者在專用集成電路(ASIC)上的專用實現。在這一水平上，硬件實現方式的具體細節(比如如何代表并且內部存儲值以及它們的數據類型、數據總線大小等)對于獲得很高速FIR操作而言變得重要。高效硬件實施的一個目標是讓MAC操作出現于每個周期。實現甚至更高MAC速率尤其是值得的。
[0007]在圖1中示出了本領域已知的一種用于實現快速FIR操作的一般方法和系統。信號數據或者系數經過地址生成器(AG)從系統的存儲器移動并且存儲于系統的快速可訪問存儲器位置(稱為寄存器文件(Reg文件))。在每個周期中，從Reg文件移動兩個值進入MAC單元，并且計算它們的乘積、求和成累加值并且回寫到累加寄存器位置。
[0008]對于進行中的正常操作而言，必須有向寄存器文件中讀取的數據量與MAC單元消耗的數據量的平衡。另外，進入MAC的數據值必須完整；如果訪問對于MAC而言必需的數據值有延遲，則MAC必須等待一個(或者多個)周期直至它獲得用于乘法和累加計算的完整數據值。這樣的暫停稱為冒泡周期。它代表系統的整體操作的效率低下。防止這樣的低效率是本發明的一個總體目標。本發明的另一目標是實現每個周期的多于一個MAC操作的速率。
【發明內容】
[0009]這里公開的本發明實施例實現了新形式的平衡吞吐量數據路徑架構，該形式可以克服數據存儲器未對準的問題，并且可以被推廣成產生每個周期多于一個的MAC操作的實現方式。在圖3中示出了新架構。數據(包括用于MAC操作的輸入和系數)存儲于系統的大型存儲器儲存器中，該大型存儲器儲存器常為隨機存取存儲器并且這里稱為系統存儲器。由于需要來自系統存儲器的各種值用于FIR計算，所以AG將值從系統存儲器移入架構的寄存器存儲器文件系統，該系統包括MAC執行單元快速可訪問的存儲器單元。
[0010]本發明一個示例實施例的一個要素是將分級結構用于寄存器存儲器文件系統。這一特征(稱為分組寄存器文件(GRF)系統)將寄存器組織成三級。第一級是單獨的寄存器位置的基礎級。第二級將寄存器組織成寄存器配對。第三級將配對寄存器組織成分組寄存器，每個分組寄存器包括兩個配對寄存器并且因此包括四個單獨的寄存器。
[0011]GRF系統的分級和引用方案由實施例的下一特征(未對準地址布局(MAP)系統)使用，該特征由地址生成(AG)單元的修改版本實現。修改型AG按照下文詳述的兩個具體過程從系統存儲器向寄存器中加載值，以便完全填充每個單個分組寄存器。另外，具體加載順序幫助整個系統每個周期實現一個或者多于一個的MAC。
[0012]示例實施例的第三特征是在MAC執行單元中使用并行處理。由于待對多對數據執行的操作是乘法累加，所以MAC被構造成接收多對數據和系數并且在每個周期同時執行操作是有利的。用于這一處理形式的術語是單指令多數據(SMD)。MAC執行單元無論它運用的并行量如何都在乘法累加過程之后向寄存器存儲器系統回寫MAC操作的值。
[0013]如下文將詳述的那樣，本發明的這些特征的組合允許系統吞吐量一去往和來自寄存器和存儲器一保持平衡。另外可以通過使用MAP和修改型AG來克服由于存儲器未對準所致的冒泡周期。最后可以實現更高MAC速率。
[0014]根據對如附圖中所示本發明實施例的以下更具體描述將清楚本發明的前述和其它特征、效用和優點。
【專利附圖】
【附圖說明】
[0015]具體描述參照附圖。在圖中，參考數字的兩個最右數位左邊的數位標識該參考數字首次出現的圖。相同參考數字在所有附圖中用來引用相似特征和部件。
[0016]圖1示出了現有技術的平衡吞吐量數據路徑架構。
[0017]圖2示出了現有技術的地址生成器(AG)的內部細節和它如何訪問存儲器。
[0018]圖3示出了本發明對現有技術的平衡吞吐量數據路徑架構的修改。
[0019]圖4示出了本發明中的用于AG的修改形式。
[0020]圖5示出了本發明的分組寄存器文件組織方案。
[0021]圖6示出了在對準存儲器布局之下向分組寄存器中加載數據的兩階段過程。[0022]圖7示出了一個分組寄存器(共計四個寄存器)和來自存儲器的值的未對準地址布局而未對準地址對準至分組寄存器的中間(在配對寄存器prl與prO之間)。
[0023]圖8示出了使用分組和未對準地址布局過程的右手模式的、數據值A和B從存儲器向分組寄存器g0 (共計四個寄存器)中的示例連續數據加載操作的一個步驟。
[0024]圖9示出了使用分組和未對準地址布局的左手模式的、現在為數據值C和D從存儲器向相同分組寄存器g中的示例連續數據加載操作的第二步驟 。
【具體實施方式】
[0025]這里列舉常用縮寫詞:
[0026]AG 地址生成器
[0027]ASIC 專用集成電路
[0028]DSP 數字信號處理器(或者處理)
[0029]EX 執行單元
[0030]FIR 有限沖激響應
[0031]FPGA 現場可編程門陣列
[0032]GR 分組寄存器
[0033]MAC 乘法累加
[0034]MAP 錯位地址系統
[0035]PR 配對寄存器
[0036]RAM 隨機存取存儲器
[0037]SIMD 單指令多數據
[0038]在本文獻中，詞語“示例性”用來意味著“用作示例、實例或者示出而并未解釋為限制”。這里描述為“示例性”的本發明主題內容的任何實施例或者實現方式并不必然解釋為比其它實施例優選或者有利。
[0039]公知的是數字信號處理的許多操作(具體為FIR濾波器)使用滑動窗型操作，在該操作中通過將輸入集合移位輸入值與系數或者抽頭權值逐對相乘的求和來創建值的輸出集合。例如FIR濾波器具有形式y(n)=fc)，并且有限傅里葉變換是
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清楚的是必須迅速執行乘法和累加操作。本發明這里公開用于快速實現這樣的MAC操作的各種實施例。
[0040]在圖1中示出了一種用于在數字電路中實施FIR濾波的已知架構，并且稱之為平衡吞吐量數據路徑架構。它可以在專用DSP芯片、FPGA或者ASIC上實現。它包括四個主要要素:大型系統存儲器101、地址生成器AG 103、寄存器文件104(Reg文件)和MAC執行單元105。系統存儲器經常包括隨機存取存儲器并且用來存儲大量輸入和輸出數據值，并且如果必需則還存儲用于FIR應用的濾波器系數。Reg文件單元包括稱為寄存器的存儲器位置陣列，這些寄存器通常讓系統的處理部件更快訪問。AG是經常在電路中實現的尋址系統，該系統負責在系統存儲器與Reg文件之間移動所需多條數據。AG通過數據總線102接收值并且向系統存儲器寫入值。最后，MAC單元105包括用于將兩個值相乘并且將該乘積與累加值相加的必需電路。累加值Accum在存儲于Reg文件中之時可以在字節大小上大于數據或者系數D/C的大小以便防止算術溢出的問題。如在本領域中所知的那樣，MAC單元現在具有在一個周期中執行MAC操作的能力。
[0041]在理想操作條件(其中目標是獲得在每個周期中出現I個MAC操作)之下，系統必須從系統存儲器向Reg文件中移動與它從Reg文件向MAC移動的數據量相同的數據量，并且移回至累加寄存器位置。這是為了防止Reg文件的溢出并且保證完全利用MAC執行單元而需要的數據吞吐量平衡。
[0042]在這一已知架構中，Reg文件可以具有三個讀取/兩個寫入端口的結構，從而在每個周期中將兩個數據和/或系數值(圖1中的D/C)與累加的當前值一起從Reg文件移入MAC單元以用于MAC操作。同時，AG通過一個寫入端口 106將兩個新數據或者系數值從系統存儲器移入Reg文件中，并且在MAC操作結束時，MAC執行單元通過Reg文件的另一寫入端口將更新的累加值移回至累加值源于的Reg文件位置。
[0043]為了這一架構理想地工作，必須在一個周期中從系統存儲器移動將必須訪問的來自系統存儲器的兩個新數據或者系數值。另外，AG使用的數據存儲器地址必須與存儲器的存儲器塊對準，從而可以在一個周期中通過數據總線移動兩個數據值。
[0044]然而如果完整配對的系數和/或數據值的存儲器地址未與系統存儲器的塊對準(即地址指向在系統存儲器訪問塊的邊界之間的字節)，則在一個周期中可以通過總線移動所需配對的僅一部分，并且系統將需要等待至下一周期以完成數據移動。這稱為存儲器未對準；它在MAC單元中需要冒泡周期，從而完整配對的值可以移入Reg文件位置。
[0045]一種處置存儲器未對準的已知方式是使AG加倍并且讓系統存儲器具有雙地址端口和雙值輸出端口這兩者。這在圖2中示出。在跨越存儲器塊邊界存儲數據和/或系數值的情況下，然后為了訪問它，AG將需要生成兩個地址(開始地址201和遞增器單元202生成的遞增地址)。但是這將要求兩個地址端口在系統存儲器上可用。此外，系統存儲器將需要兩個端口，通過這兩個端口導出包含值的存儲器塊。在AG內，選擇器和組合器單元203將組裝數據值并且將它移向Reg文件。然而在功能上，這一方式需要更多電路面積和功率用于在數字硬件中實施。
[0046]圖3中所示本發明一個實施例公開了一種用于實現平衡數據吞吐量的不同架構，該架構可以減少或者消除冒泡周期的出現，這無需系統存儲器上的額外端口并且可以被擴展成在時鐘周期中實現多于一個的MAC操作。實施例包括主存儲器系統301 (該系統通常包括RAM)，修改型地址生成器AG 303訪問主存儲器系統以向寄存器存儲器陣列系統并從寄存器存儲器陣列系統移動值(信號數據值或者系數)。可以僅用一個地址加法器實現AG。將寄存器存儲器陣列組織為由乘法累加處理器(MAC) 305直接訪問和寫入的GRF304。存儲器數據總線302可以是加倍寬度或者在其它情況下為四倍寬度或者2的任何正冪寬度，其中寬度這里是指每個寄存器存儲器位置以字節為單位的大小。
[0047]與現有技術的不同點之一在于:在一個實施例中，MAC單元能夠通過使用單指令多數據過程(SMD)在一個周期中執行多于一對的MAC操作。
[0048]此外，用于寄存器存儲器陣列304的GRF將分級組織方案用于單獨寄存器存儲器位置。在一個實施例中，這是三層數據尋址和訪問方案，該方案包括單獨的寄存器的基礎層、第二層(其中組合單獨寄存器存儲器位置的配對用于用作稱為配對寄存器(PR)的單元并且其中組合兩個PR用于用作稱為分組寄存器(GR)的單元)。圖5從左到右示出了其中八個寄存器具有單獨的地址(示意地標注為rO至r7)的示例、這些寄存器的配對如何組合成四個PR(示意地標注為PO至p3)并且最終如何一按照交替模式一將這四個PR分組成兩個分組寄存器(GR)(示意地標注為gO和gl)。圖5中所示實施例示出了 PR左邊具有奇數索引寄存器而偶數索引寄存器在右邊。
[0049]存在將PR組織成GR的兩種模式。在左手模式中，偶數索引PR布局于左邊而奇數索引PR布局于右邊。在右手模式中，奇數索引PR布局于左邊而偶數索引PR布局于右邊。
[0050]利用這一分級寄存器組織方案，在一個實施例中，修改型AG303可以使用未對準地址布局過程(MAP)向存儲器系統并從存儲器系統移動值。
[0051]作為修改型AG與GRF系統一起的MAP操作的示例情況，假設寄存器存儲器位置寬度為32比特(即4字節)。也假設AG通過加倍寬度數據總線訪問來自系統存儲器的64比特(即8字節)加倍寬度的塊。當向AG提供的系統存儲器地址為4的倍數時，對準該地址。對于以二進制提供的地址而言，對準的地址具有各自等于O的兩個最低有效數。
[0052]如果在指令中未檢測到存儲器地址未對準，則來自系統存儲器的值可以存儲于一個GR的一個PR中。來自系統存儲器的第二數據塊然后可以存儲于GR的另一 PR中。這在圖6中圖示。
[0053]然而如果檢測到存儲器地址未對準(在這一示例中，當向AG提供的地址不是4的倍數時)，則本發明的示例性實施例通過迫使地址中的適當數目的最低有效位為O來創建對準的地址。根據對準的地址確定待加載的值的8字節加倍寬度。另外，AG基于地址的未對準模式分配對準點。作為示例，如果地址的未對準是在(字節O至字節7中的)字節2，則對準點是在移動的數據塊的字節I與字節2之間的點。對準點與目標分組寄存器的中點對準，從而如圖7中所示，字節O和I示意地對準至GR的中點右邊而字節2至7示意地對準至中點的左邊。然后如圖所示向目標GR中加載數據字節。注意，填充寄存器rl和r3中的每個寄存器中的四個可用字節中的僅兩個字節。注意在圖5中，標注為gO的GR使用GRF系統的右手模式。
[0054]對于連續加載操作而言，如果先前段落的示例性右手模式加載操作已經用于一個加載操作，則如圖8和圖9中所示，在下一迭代中，加載的下一 8字節塊對于同一 GR使用左手模式。圖8示出了圖5中所示相同右手模式過程。圖7示出了使用左手模式訪問grO中的寄存器如何允許向grO的剩余分段中加載下一 8個字節C和D。
[0055]由于用MAP已經將待相乘的兩個值移入寄存器陣列位置，所以MAC執行單元可以在一個周期訪問兩個值并累加值、執行乘法累加操作并且回寫更新的累加值。
[0056]該架構的實施例在數據路徑302多于加倍寬度時可以每個周期實現多于一個的MAC操作以加載系數和/或數據值這二者的配對，并且構造MAC單元用于單指令多數據(SIMD)操作。一種用于構造MAC單元以配置用于每個周期正整數K個MAC操作的示例性方式；其中待相乘的數據值的大小是2的正冪，M ;并且其中從存儲器存儲單元到寄存器存儲器陣列的數據路徑為2*M*K。
[0057]已經在某一具體程度上描述本發明的當前優選實施例及其許多改進。應當理解已經通過示例進行這一描述并且本發明由所附權利要求的范圍限定。本領域普通技術人員清楚在權利要求的范圍內的其它實施例。
【權利要求】
1.一種用于執行信號處理操作的裝置，包括: 系統存儲器存儲單元； 地址生成器(AG)單元，功能上連接到所述系統存儲器存儲單元并且可操作用于通過具有多個數據寬度的數據總線從所述系統存儲器存儲單元接收數據并且向所述系統存儲器存儲單元寫入數據； 寄存器存儲器陣列，功能上連接到所述AG并且可操作用于從所述AG接收數據并且向所述AG寫入值，其中使用寄存器文件系統來存儲所述寄存器存儲器陣列中的所述數據； 乘法累加(MAC)執行單元，功能上連接到所述寄存器文件系統并且可操作用于從所述寄存器存儲器陣列接收并且向所述寄存器存儲器陣列寫入，并且將數據值配對相乘和相加并且向所述寄存器存儲器陣列中的位置寫入求和； 其中在用于所述單獨的寄存器存儲器位置的分級方案中組織所述寄存器文件系統，其中將單獨寄存器存儲器位置配對組織成相應配對寄存器(PR)單元，并且將PR單元配對組織成相應分組寄存器(GR)單元；并且 其中所述AG單元使用未對準地址布局(MAP)系統以通過將任何未對準數據地址與分組寄存器的中點對準將來自所述系統存儲器存儲單元的值放入所述寄存器。
2.根據權利要求1所述的裝置，其中從所述系統存儲器到所述AG的所述數據總線的所述多個寬度是寄存器存儲器位置以字節為單位的大小的2的正冪。
3.根據權利要求1所述的裝置，其中所述AG具有一個地址加法器。
4.根據權利要求1所述的裝置，其中所述AG通過單個端口訪問所述系統存儲器存儲單·J Li ο
5.根據權利要求1所述的裝置，其中所述分級組織方案根據左手模式或者右手模式將八個寄存器位置組織成兩個分組寄存器單元；其中所述左手模式按照順序[rl，rO, r3, r2]將寄存器rO至r3布置成GRO并且按照順序[r5，r4，r7，r6]將寄存器r4至r7布置成GRl ；并且其中所述右手模式按照順序[r3，r2, rl, rO]將寄存器rO至r4布置成GRO并且按照順序[r7, r6, r5, r4]將寄存器r5至r7布置成GRl。
6.根據權利要求5所述的裝置，其中所述AG通過移動以字節為單位的大小為標準寄存器以字節為單位的大小兩倍的數據塊將數據移入所述分組的寄存器，其中所述AG為從系統存儲器移動的所述數據塊的字節確定對準點，所述AG將所述對準點與所述AG將把所述數據移入的分組寄存器的中點對準，并且向所述分組寄存器中對應地逐字節加載所述數據。
7.根據權利要求6所述的裝置，其中對于存儲器對準地址的情況而言，從系統存儲器移動的所述數據塊的所述對準點是字節O的端部，所述端部與字節O的與字節I相鄰的端部相對。
8.根據權利要求6所述的裝置，其中對于存儲器未對準地址的情況而言，從系統存儲器移動的所述數據塊的所述對準點是在所述未對準地址的字節數的與下一更低字節數相鄰的端部，并且其中所述AG通過迫使所述未對準地址對準至所述存儲器塊來訪問所述存儲器單元。
9.根據權利要求6所述的裝置，其中所述AG通過按照根據權利要求6所述的過程首先加載第一塊而按照左手排序配置所述分組寄存器并且按照右手排序配置第二數據塊來移動兩個數據塊，每個數據塊以字節為單位的大小是標準寄存器以字節為單位的大小的兩倍。
10.根據權利要求6所述的裝置，其中所述AG通過將根據權利要求6所述的過程應用于數據塊的每個配對和關聯目標分組寄存器并且確定用于數據塊的每個配對的對應對準點將數據塊的多個配對依次移入對應分組的寄存器使得兩個數據塊移向一個分組的寄存器。
11.根據權利要求1所述的裝置，其中所述乘法累加單元被配置用于單指令多數據(SIMD)操作。
12.根據權利要求1所述的裝置，其中所述MAC單元被配置用于每個周期正整數K個MAC操作；其中待相乘的所述數據值的大小是2的正冪M ;并且其中從所述存儲器存儲單元到所述寄存器存儲器陣列的所述數據路徑為2*M*K。
13.一種用于執行信號處理操作的方法，包括: 從系統存儲器存儲單元讀取并且向系統存儲器存儲單元寫入將在MAC操作中使用的多個值； 在通過使用三級分級訪問系統和未對準地址布局過程這二者而組織的寄存器存儲器位置中存儲所述值； 將值從所述寄存器存儲器位置移入乘法累加執行單元； 執行所述MAC操作；并且 將所述操作的結果寫入所述 寄存器； 其中所述三級分級方案將單獨的寄存器存儲器位置的配對組織成配對的寄存器(PR)單元，并且將PR單元的配對組織成分組寄存器(GR)單元。
14.根據權利要求13所述的方法，其中地址生成器(AG)從所述系統存儲器越過數據總線移動從所述系統存儲器讀取的所述多個數據值，并且其中數據總線大小是所述寄存器存儲器數據大小的寬度的2的正冪。
15.根據權利要求13所述的方法，其中所述分級組織方案根據左手模式或者右手模式將八個寄存器位置組織成兩個分組寄存器單元；其中所述左手模式按照順序[rl，rO, r3,r2]將寄存器rO至r3布置成GRO并且按照順序[r5，r4，r7，r6]將寄存器r4至r7布置成GRl ;并且其中所述右手模式按照順序[r3，r2, rl, rO]將寄存器rO至r4布置成GRO并且按照順序[r7, r6, r5, r4]將寄存器r5至r7布置成GRl。
16.根據權利要求13所述的方法，其中所述AG按如下方式通過移動以字節為單位的大小為標準寄存器以字節為單位的大小兩倍的數據塊將數據從系統存儲器移入所述分組的寄存器:所述AG確定從存儲器移動的字節的對準點，所述AG將所述對準點與所述AG將把所述數據移入的分組寄存器的中點對準，并且向所述分組寄存器中對應地逐字節加載所述數據。
17.根據權利要求16所述的方法，其中對于存儲器對準地址的情況而言，從系統存儲器移動的所述數據塊的所述對準點是字節O的端部，所述端部與字節O的與字節I相鄰的端部相對。
18.根據權利要求16所述的方法，其中對于存儲器未對準地址的情況而言，從系統存儲器移動的所述數據塊的所述對準點是在所述未對準地址的字節數的與下一更低字節數相鄰的端部，并且其中通過迫使所述未對準地址對準至所述系統存儲器塊來訪問所述存儲器單元。
19.根據權利要求18所述的方法，其中所述AG通過按照根據權利要求16所述的過程首先加載第一塊而按照左手排序配置所述分組寄存器并且按照右手排序配置第二數據塊來移動兩個數據塊，每個數據塊以字節為單位的大小是標準寄存器以字節為單位的大小的兩倍。
20.根據權利要求16所述的方法，其中所述AG通過將根據權利要求16所述的過程應用于數據塊的每個配對和關聯目標分組寄存器并且確定用于數據塊的每個配對的所述適當對準點將數據塊的多個配對依次移入對應的分組的寄存器使得兩個數據塊移向一個分組的寄存器。
21.根據權利要求13所述的方法，其中所述MAC執行單元通過每個周期執行正整數K個SMD操作來操作；其中待相乘的所述數據值的大小是2的正冪M ;并且其中從所述存儲器存儲單元到所述寄存器存儲器陣列的所述數據路徑為2*M*K。
【文檔編號】G06F13/16GK103543983SQ201210251206
【公開日】2014年1月29日 申請日期:2012年7月11日 優先權日:2012年7月11日
【發明者】朱鵬飛, 孫紅霞, 吳永強, E·圭代蒂 申請人:世意法（北京）半導體研發有限責任公司, 意法半導體股份有限公司