專利名稱：：Cpu連接電路、數據處理裝置、算術處理設備及相應方法
技術領域：
：本發明涉及用于結合兩個中央處理單元(CPU)使用以便通過交替地進行兩個緩沖器之間的轉換來使用布置在兩個CPU之間的兩個緩沖器的電路和方法，以及利用該電路的便攜式通信終端，并且具體而言，涉及用于在應對高速下行分組接入(HSDPA)通信的通信CPU和應用CPU之間的連接的連接電路和方法，以及便攜式通信終端。
背景技術：
：迄今為止,實際已使用了包括兩個CPU的信息處理裝置以便通過在兩個CPU之間`通信數據來執行預定處理。例如，已知包括了兩個CPU(即用于通信的一個CPU和用于應用的一個CPU)的便攜終端，從而通信CPU(CCPU)所解調的數據由應用CPU(ACPU)處理以進行與通信相關聯的任意應用。作為與包括了兩個CPU(即用于通信的一個CPU和用于應用的一個CPU)的便攜終端有關的技術，存在著專利文檔I所公開的“aportableterminalwithcommunicationfunctioncomposedofapluralityofCPUsandacontrolmethodtherefore，，。然而，當采用具有高數據傳送速率的通信方案(例如HSDPA)時，將要從CCPU傳送至ACPU的數據的量變得更大，并且根據情況，當在通信期間施加了高負載時(具體而言，當應用正通過多任務處理運行時)，數據處理未在ACPU側得到充分執行。這是因為一個分組不能在分組通信中被處理，除非接收了整個分組。具體而言，在諸如HSDPA之類的具有高數據傳送速率的通信方案中，因為增加了將在單位時間中被處理的分組的量，所以以上具體描述的事件導致了問題。不僅在這里引作示例的移動通信終端中，而且在兩個CPU被協作操作的信息處理裝置中，兩個CPU在數據處理速度上相等通常是幾乎不可能的。因此，如果數據流的上游側的CPU中的數據處理更慢，那么只要下游側的CPU等待將被接收的數據，數據就能被正常處理；然而，如果下游側的CPU中的數據處理更慢，那么從上游側的CPU輸出的數據不能被充分處理，并且緩沖器溢出(overrun)發生。專利文檔I:日本專利早期公開公布號2005-142981。
發明內容本發明將解決的問題本發明是考慮到所述問題而設計的，其一個示例性目的在于提供CPU連接電路，該CPU連接電路是兩個CPU通過交替地進行布置在兩個CPU之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的CPU充分執行的事件而將要使用的電路，并且提供數據處理裝置、算術處理設備、使用了這些模塊的便攜式通信終端以及數據傳送方法。解決問題的手段為了實現所述示例性目的，根據本發明的第一示例性方面，提供了一種包括兩個緩沖器的CPU連接電路，該電路被連接在兩個CPU之間，用于中繼從兩個CPU中的至少一個到兩個CPU中的另一個的數據傳送，特征在于包括用于監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當發送側CPU所存儲在緩沖器中的數據的量到達閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于發送側CPU發送至緩沖器的數據的單位量的值。在本發明的第一示例性方面中，緩沖器經由串行傳輸路徑合適地連接至發送側CPU。緩沖器經由并行傳輸路徑連接至接收側CPU也是合適的。在本發明的第一示例性方面中，CPU連接電路優選地包括用于每個數據傳輸方向的另外的兩個緩沖器，其中，對于每個數據傳輸方向，CPU連接電路都設置閾值；監控數據的量是否到達閾值；請求接收側CPU獲取數據；并且改變發送側CPU的數據存儲目的地。根據本發明的第一示例性方面，如下情況是合適的，CPU連接電路中繼兩個CPU的兩個方向的數據傳送；并且當兩個CPU都需要向緩沖器傳送數據時，優先級被預先設置以確定兩個CPU的哪一個在上游側。在本發明的第一示例性方面的配置的任何一個中，合適還包括用于根據從接收側CPU輸入的控制信號來動態地設置閾值的裝置。此外，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被接收側CPU獲取的數據，那么溢出信號至少被輸出至接收側CPU。此外，接收側CPU從緩沖器獲取數據的速率合適地大于從發送側CPU到緩沖器的數據傳送速率。此外，發送側CPU發送至緩沖器的數據是分組數據是合適的。此外，為了實現所述示例性目的，根據本發明的第二示例性方面，提供了一種包括兩個緩沖器的、用于通過從發送側CPU向接收側CPU傳送數據來處理數據的數據處理裝置，特征在于包括用于監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當發送側CPU所存儲在緩沖器中的數據的量到達預定的閾值時，請求接收側CPU的算術處理裝置獲取存儲在緩沖器中的數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于發送側CPU發送至緩沖器的數據的單位量的值。在本發明的第二示例性方面中，緩沖器經由串行傳輸路徑合適地連接至發送側CPU。此外，緩沖器經由并行傳輸路徑合適地連接至算術處理裝置。此外，合適還包括用于根據從算術處理裝置輸出的控制信號來動態地設置閾值的裝置。在根據本發明的第二示例性方面的配置的任何一個中，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被算術處理裝置獲取的數據，那么溢出信號至少被輸出至算術處理裝置。此外，接收側CPU的算術處理裝置從緩沖器獲取數據的速率合適地大于從發送側CPU到緩沖器的數據傳送速率。此外，發送側CPU發送至緩沖器的數據合適地是分組數據。此外，為了實現所述示例性目的，根據本發明的第三示例性方面，提供了一種算術處理設備，特征在于包括經由數據傳輸路徑連接至第二CPU的兩個緩沖器；用于監控第二(PU所傳送并存儲在兩個緩沖器的任何一個中的數據的量是否到達預定的閾值的裝置；以及用于當第二CPU所存儲在緩沖器中的數據的量到達閾值時，請求算術處理裝置獲取存儲在緩沖器中的數據，并且將第二CPU的數據存儲目的地改變為兩個緩沖器中的另一個的裝置，閾值是大于第二CPU發送至緩沖器的數據的單位量的值。在本發明的第三示例性方面中，閾值根據來自算術處理裝置的控制信號而動態地設置是合適的。此外，如下情況是合適的，當改變作為從第二CPU傳送的數據的數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被算術處理裝置獲取的數據，那么溢出信號被輸出至算術處理裝置。此外，算術處理裝置從緩沖器獲取數據的速率合適地大于從第二CPU到緩沖器的數據傳送速率。此外，第二CPU所存儲在緩沖器中的數據合適地是分組數據。此外，為了實現所述示例性目的，根據本發明的第四示例性方面，提供了一種利用了包括兩個緩沖器的并且被連接在兩個CPU之間的CPU連接電路的數據傳送方法，特征在于包括在緩沖器中設置大于發送側CPU發送至緩沖器的數據的單位量的值作為所存儲的數據的量的閾值；監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達閾值；以及當發送側CPU所存儲的數據的量到達閾值時，請求接收側CPU獲取數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個。此外，為了實現所述示例性目的，根據本發明的第五示例性方面，提供了一種數據傳送方法，特征在于包括將包括兩個緩沖器和算術處理裝置的接收側CPU連接至發送側CPU;在緩沖器中設置大于發送側CPU發送至緩沖器的數據的單位量的值作為所存儲的數據的量的閾值；監控發送側CPU所存儲在兩個緩沖器的任何一個中的數據的量是否到達閾值；以及當發送側CPU所存儲的數據的量到達閾值時，請求算術處理裝置獲取數據，并且將發送側CPU的數據存儲目的地改變為兩個緩沖器中的另一個。在本發明的第五示例性方面中，閾值是根據從算術處理裝置輸出的控制信號而動態地設置的是合適的。此外，如下情況是合適的，當改變作為從發送側CPU傳送的數據的存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被算術處理裝置獲取的數據，那么溢出信號被輸出至算術處理裝置。此外，接收側CPU被合適地連接至發送側CPU，從而算術處理裝置從緩沖器獲取數據的速率大于從發送側CPU到緩沖器的數據傳送速率。在本發明的第四或第五示例性方面的配置的任何一個中，發送側CPU向緩沖器發送分組數據是合適的。在本發明的第四示例性方面中，利用了對于每個數據傳輸方向都包括兩個緩沖器的CPU連接電路，該電路被連接在兩個CPU之間，數據傳送方法合適地包括，對于每個數據傳輸方向，設置閾值；監控數據的量是否到達閾值；請求接收側CPU獲取數據；并且改變發送側CPU的數據存儲目的地。此外，在本發明的第四示例性方面中，數據傳送方法包括當兩個CPU都需要向緩沖器傳送數據時，預先設置優先級以確定兩個CPU的哪一個在發送側。在本發明的第四示例性方面中，合適根據從接收側CPU輸入的控制信號來對于每個傳輸方向都動態地設置閾值。此外，如下情況是合適的，當發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被接收側CPU獲取的數據，那么溢出信號至少被輸出至接收側CPU。此外，兩個CPU被合適地連接，從而接收側CPU從緩沖器獲取數據的速率大于從發送側CPU到緩沖器的數據傳送速率。此外，對于每個數據傳輸方向，發送側CPU向緩沖器發送分組數據是合適的。此外，為了實現所述示例性目的，根據本發明的第六方面，提供了一種便攜式通信終端，特征在于包括兩個CPU，這兩個CPU包括通信CPU和應用CPU，其中根據本發明的第一示例性方面的配置中的任何一個的CPU連接電路被布置在從通信CPU到應用CPU的數據傳輸路徑上。此外，為了實現所述示例性目的，根據本發明的第七示例性方面，提供了一種便攜式通信終端，特征在于包括兩個CPU，這兩個CPU包括通信CPU和應用CPU，便攜式通信終端構成了根據本發明的第二示例性方面的配置中的任何一個的數據處理裝置，其中通信CPU作為發送側CPU，并且應用CPU作為接收側CPU。此外，為了實現所述示例性目的，根據本發明的第八示例性方面，提供了一種便攜式通信終端，特征在于包括兩個CPU，這兩個CPU包括通信CPU和應用CPU，其中根據本發明的第三示例性方面的配置中的任何一個的算術處理設備被應用作應用處理CPU。本發明的優點根據本發明，可提供CPU連接電路，該CPU連接電路是兩個CPU通過交替地進行布置在兩個CPU之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的CPU充分執行的事件，而將要使用的電路，并且可提供數據處理裝置、算術處理設備、使用了這些模塊的便攜式通信終端以及數據傳送方法。圖I是示出根據本發明合適地應用于其中的第一示例性實施例的數據處理裝置的兩個CPU與緩沖IC之間的連接狀態的示圖。圖2是示出緩沖IC的內部結構的示圖。圖3是示出緩沖IC的操作流程的流程圖。圖4是示出利用緩沖IC的在CPU之間的數據傳送操作示例的示圖。圖5是示出利用緩沖IC的在CPU之間的數據傳送操作示例的示圖。圖6是示出利用緩沖IC的在CPU之間的數據傳送操作示例的示圖。圖7是示出根據本發明合適地應用于其中的第二示例性實施例的數據處理裝置的緩沖IC的配置的示圖。圖8是示出根據本發明合適地應用于其中的第三示例性實施例的數據處理裝置的ACPU的配置的示圖。圖9是示出根據本發明合適地應用于其中的第四示例性實施例的數據處理裝置的配置的示圖。圖10是示出根據第四示例性實施例的數據處理裝置的緩沖IC的配置的示圖。圖11是示出根據本發明合適地應用于其中的第五示例性實施例的數據處理裝置的配置的示圖。圖12是示出根據第五示例性實施例的數據處理裝置的緩沖IC的配置的示圖。圖13是示出根據本發明合適地應用于其中的第六示例性實施例的便攜式電話終端的配置的示圖。圖14是示出包括三幀緩沖器的緩沖IC的配置的示圖。標號說明I通信CPU2，201應用CPU3，31，32，33緩沖IC10第一CPU·20第二CPU21天線22無線電電路23模擬信號處理部分24數字信號處理部分25，322a，322b存儲器26操作模塊27音頻輸出部分28顯示部分29音頻輸入部分30緩沖部分301，302，312，313緩沖器303，311，321，331存儲控制器323a,323b,333a,333b串行IF324a,324b,334a,334b總線IF具體實施例方式[發明的原理]在以下描述中，兩個CPU是通信CPU和應用CPU的情況被用作示例；然而，該描述類似地應用于目的是其他處理的CPU。圖I示出在兩個CPU與緩沖IC之間的連接的狀態。緩沖IC3被布置在兩個CPU之間，在緩沖IC3中形成了包括兩個緩沖器和一個開關的電路，該開關在通信CPU(CCPU)I和應用CPU(ACPU)2之間的數據傳送中交替地進行兩個緩沖器之間的轉換，用于將緩沖器之一設置為數據寫入緩沖器。每個CPU和緩沖IC3彼此合適地連接，從而從緩沖IC3到ACPU2的數據傳送速度高于從CCPUl到緩沖IC3的數據傳送速度。這里，以上條件通過在CCPUl和緩沖IC3之間使用串行IF連接以及在緩沖IC3和ACPU2之間使用總線IF連接來滿足；然而，其他連接方法也是可用的。當兩個緩沖器之一(在其中寫入數據的緩沖器)的所存儲的數據的量到達設置值時，作為從CCPUl傳送的數據的存儲目的地的緩沖器(數據寫入緩沖器)被另一個緩沖器替換。順便提及，對緩沖IC3設置設置值，并且存儲數據量的確定也由緩沖IC3進行。在替換了數據寫入緩沖器后，緩沖IC3向ACPU2輸出數據獲取請求。當從緩沖IC3收到請求時，ACPU2試圖通過直接存儲器存取(DMA)來從在替換前用作數據寫入緩沖器的緩沖器獲取數據。在操作中，因為緩沖IC3的緩沖器被ACPU2視為存儲器，所以ACPU2進行類似于從存儲器讀取數據的操作的操作。當緩沖器中所存儲的數據量再次到達設置值時，緩沖IC3通過(最初作為數據寫入緩沖器的)另一個緩沖器來替換數據寫入緩沖器以類似地在其中存儲數據，并且緩沖IC3向ACPU2輸出數據獲取請求以重復地進行類似的操作。順便提及，CCPUl不辨認緩沖IC3的存在，僅僅輸出數據。由于上述操作，即使ACPU2在接收來自緩沖IC3的數據獲取請求時未能立即獲取數據，數據丟失也不發生。因此，可以防止ACPU2未能充分處理數據的事件。在這方面，設置值可根據將由ACPU2執行的應用來任意設置。當使用大的設置值時，增加了對于因為ACPU2的數據獲取延遲而導致的數據丟失的預防效果，但是延遲了ACPU2的數據處理。相反，當使用小的設置值時，對于因為ACPU2的數據獲取延遲而導致的數據丟失的預防效果變得更小，但是數據處理幾乎以實時的方式由ACPU2執行。因此，僅必需的是，根據將由ACPU2執行的應用的類型來確定設置值，以平衡數據丟失預防效果和數據處理的實時性質。此外，設置值不需要對于兩個緩沖器而言是必然共用的，而可對于各個緩沖器設置不同的值。此外，設置值不限于僅使用部分緩沖器的值，而可使用全部緩沖器。例如，對于X字節的緩沖器，可設置X字節的設置值。當使用大的設置值時，增加了緩沖器溢出預防效果而降低了ACPU操作率(因為ACPU可一次從緩沖器獲取數據)；然而，直到預定量的數據被存儲在緩沖器中，數據才能由ACPU側獲取，這導致了延遲。因此，根據目的，將僅為了最佳地平衡緩沖器溢出預防效果和數據延遲長度而進行設置。例如，為了在CCPU和ACPU之間通信分組數據，將一個分組的容量設置為緩沖器設置值是合適的。這是因為在分組數據的情況下，應用的處理僅在一個分組的數據被存儲之后才是可以的(換言之，即使ACPU從緩沖器獲取了每個數據大小小于一個分組的數據，ACPU也不能處理所獲取的數據；也就是說，僅當得到一個分組的數據時，ACPU才處理數據)。然而，如果兩個緩沖器的設置值都等于從CCPUl輸入的數據的單位量，那么ACPU2的數據獲取中的延遲立即導致緩沖器溢出。因此，緩沖器設置值的任何一個都需要大于從CCPUl輸入的數據的單位量。在具體的示例中，在CCPUl以一個字節為單位處理數據(緩沖IC3中的輸入數據)的情況下，如果緩沖器的兩個設置值都是一字節，那么當ACPU2的數據獲取延遲時緩沖器溢出立即發生，并且因此不能得到數據丟失預防效果。在此情況下，通過對于緩沖器的任何一個都將值設置為等于或大于二字節，可以得到數據丟失預防效果。即使增加了緩沖器容量，在操作上也不發生任何麻煩。然而，具有大容量的緩沖器是昂貴的，而且有著大的尺寸；因此，對于制造成本，指定設置值僅使用部分緩沖器將會是不利的。另一方面，當緩沖器容量太小時，可能即使指定設置值使用緩沖器的總體容量，也不能充分得到緩沖器溢出預防效果。因此，適合應用具有足夠根據從CCPU發送的數據的大小以及ACPU的數據處理性能來得到緩沖器溢出預防效果的容量的緩沖器。隨后，將給出對于用來基于上述原理執行本發明的合適模式的描述。[第一示例性實施例]將給出對本發明合適地應用于其中的第一示例性實施例的描述。如圖I所示，配置了根據該示例性實施例的數據處理裝置，從而緩沖IC3被布置在通信CPU(CCPU)I和應用CPU(ACPU)2之間，在緩沖IC3中形成了包括兩個緩沖器和一個開關的電路，該開關交替地進行兩個緩沖器之間的轉換。圖2示出緩沖IC3的內部結構。在緩沖IC3中，構建了CPU連接電路。緩沖IC3包括能夠存儲兩幀數據的緩沖器。這兩幀中，一幀用作數據寫入幀以寫入來自CCPUl的數據，另一幀用作ACPU2的數據讀取幀。在兩幀的使用中它們交替地變為彼此。此外，通過緩沖IC3中的存儲控制器301，預先任意設置一幀的可存儲在緩沖器中的數據的量。對于從緩沖IC3到ACPU2的數據獲取請求，使用了“數據獲取請求信號”。此信號在數據讀取緩沖器滿足ACPU2從它讀取數據的條件的定時(timing)(數據寫入緩沖器變為數據讀取緩沖器的定時)生效(asserted)，并且此信號在數據被ACPU2從緩沖器中讀取的定時失效(negated)。此外，在數據存儲在兩個緩沖器中的情況下，如果另外從CCPUl接收到數據，那么緩沖IC3可生成溢出中斷信號(OVR)以向ACPU2通知數據丟失的發生。在檢測到中斷時，ACPU2對每個系統執行錯誤處理。此外，緩沖IC3擁有可從ACPU2控制的流控制信號的功能。通過控制此信號，數據重傳可通知給CCPUl。圖3示出緩沖IC3的操作流程。這里，在最初的狀態，緩沖器302是數據寫入緩沖器，緩沖器303是數據讀出緩沖器。當數據被從CCPUl收到時，存儲控制器301確認先前所存儲的數據是否正保持在數據寫入緩沖器中(緩沖器302;步驟S101)。如果數據正保持在其中，那么控制器301執行溢出處理。如果數據沒有保持在其中(步驟SlOl中的“否”)，那么存儲控制器301將從CCPUl接收的數據存儲在數據寫入緩沖器中，并且確認存儲在數據寫入緩沖器中的數據的量是否到達設置值(步驟S102)。如果數據寫入緩沖器的所存儲的數據量沒有到達設置值(步驟S102中的“否”)，那么存儲控制器301將從CCPUl接收的數據存儲在數據寫入緩沖器中，直到所存儲的數據量到達設置值。當數據寫入緩沖器的所存儲的數據量到達設置值時(步驟S102中的“是”)，存儲控制器301進行數據寫入緩沖器從緩沖器302到緩沖器303的轉換(步驟S103)。此后，控制器301向ACPU2發送對存儲在緩沖器302中的數據的數據獲取請求(步驟S104)。存儲控制器301確認先前所存儲的數據是否正保持在變為數據寫入緩沖器的緩沖器303中(步驟S101)。如果數據正保持在其中，那么控制器301執行溢出處理。如果數據沒有保持在數據寫入緩沖器中(步驟SlOl中的“否”)，那么存儲控制器301將從CCPUl接收的數據存儲在數據寫入緩沖器中，并且確認存儲在數據寫入緩沖器中的數據的量是否到達設置值(步驟S102)。如果數據寫入緩沖器的所存儲的數據量沒有到達設置值(步驟S102中的“否”)，那么存儲控制器301將從CCPUl接收的數據存儲在數據寫入緩沖器中，直到所存儲的數據量到達設置值。當數據寫入緩沖器的所存儲的數據量到達設置值時(步驟S102中的“是”)，存儲控制器301進行數據寫入緩沖器從緩沖器303到緩沖器302的轉換(步驟S103)。此后，控制器301向ACPU2發送對存儲在緩沖器303中的數據的數據獲取請求(步驟S104)。在這點后，只要數據被從CCPUl收到，存儲控制器301就重復地執行類似的處理。圖4示出利用緩沖IC3的在CPU之間的數據傳送操作的示例。這里假設從CCPUl到緩沖IC3的數據傳送速度與從緩沖IC3到ACPU2的數據傳送速度之比是I比4。在t0時刻，CCPUl開始向緩沖IC3輸入數據。存儲控制器301將所輸入的數據存儲在緩沖器302中。在tl時刻，緩沖器302的所存儲的數據量到達設置值。存儲控制器301將數據寫入緩沖器改變為緩沖器303，并且使對存儲在緩沖器302中的數據的獲取請求信號生效以向ACPU2輸出該信號。在t2時刻，存儲在緩沖器302中的數據完全被ACPU2獲取，并且數據獲取請求信號失效。在t3時刻，當緩沖器303的所存儲的數據量到達設置值時，存儲控制器301將數據寫入緩沖器改變為緩沖器302，并且使對存儲在緩沖器303中的數據的獲取請求信號生效以向ACPU2輸出該信號。在t4時刻，存儲在緩沖器303中的數據完全被ACPU2獲取，并且數據獲取請求信號失效。隨后，重復執行類似的處理；在t8時刻，數據獲取請求信號失效，從而完成了從CCPUl到ACPU2的數據傳送。圖5示出利用緩沖IC3的在CPU之間的數據傳送操作的另一示例。如以上的描述，假設從CCPUl到緩沖IC3的數據傳送速度與從緩沖IC3到ACPU2的數據傳送速度之比是I比4。在t0時刻，CCPUl開始向緩沖IC3輸入數據。存儲控制器301將所輸入的數據存儲在緩沖器302中。在tl時刻，緩沖器302的所存儲的數據量到達設置值。存儲控制器301將數據寫入緩沖器改變為緩沖器303，并且使對存儲在緩沖器302中的數據的獲取請求信號生效以向ACPU2輸出該信號。在t2時刻，存儲在緩沖器302中的數據完全被ACPU2獲取，并且數據獲取請求信號失效。在t3時刻，當緩沖器303的所存儲的數據量到達設置值時，存儲控制器301將數據寫入緩沖器改變為緩沖器302，并且使對存儲在緩沖器303中的數據的獲取請求信號生效以向ACPU2輸出該信號。這里，ACPU2處于繁忙狀態，即使收到了數據獲取請求也不能立即開始獲取數據。在t41時刻，ACPU2開始獲取存儲在緩沖器303中的數據。順便提及，假設t3時刻到t41時刻的間隔(T3)小于在緩沖器的存儲數據量到達設置值的時間段(T1)和ACPU2從緩沖器獲取數據所需的時間段(T2)之間的差值(T1-T2)(在此情況下，所需的存儲時間T1=4a,所需的獲取時間T2=a,并且延遲時間T3=2a)。在t42時刻，存儲在緩沖器303中的數據完全被ACPU2獲取，并且數據獲取請求信號失效。在t5時刻，緩沖器302的所存儲的數據量到達設置值。存儲控制器301將數據寫入緩沖器改變為緩沖器303，并且使對存儲在緩沖器302中的數據的獲取請求信號生效以向ACPU2輸出該信號。在t6時刻，存儲在緩沖器302中的數據完全被ACPU2獲取，并且數據獲取請求信號失效。隨后，重復執行類似的處理；在t8時刻，數據獲取請求信號失效，從而完成了從CCPUl到ACPU2的數據傳送。圖6示出利用緩沖IC3的在CPU之間的數據傳送操作的另一示例。如以上的描述，假設從CCPUl到緩沖IC3的數據傳送速度與從緩沖IC3到ACPU2的數據傳送速度之比是I比4。在t0時刻，CCPUl開始向緩沖IC3輸入數據。存儲控制器301將所輸入的數據存儲在緩沖器302中。在tl時刻，緩沖器302的所存儲的數據量到達設置值。存儲控制器301將數據寫入緩沖器改變為緩沖器303，并且使對存儲在緩沖器302中的數據的獲取請求信號生效以向ACPU2輸出該信號。在t2時刻，存儲在緩沖器302中的數據完全被ACPU2獲取，并且數據獲取請求信號失效。在t3時刻，當緩沖器303的所存儲的數據量到達設置值時，存儲控制器301將數據寫入緩沖器改變為緩沖器302，并且使對存儲在緩沖器303中的數據的獲取請求信號生效以向ACPU2輸出該信號。這里，ACPU2處于繁忙狀態，即使收到了數據獲取請求也不能立即開始獲取數據。在t43時刻，ACPU2開始獲取存儲在緩沖器303中的數據。順便提及，假設t3時亥Ij到t43時刻的間隔(T3)大于在緩沖器的存儲數據量到達設置值的時間段(T1)和ACPU2從緩沖器獲取數據所需的時間段(T2)之間的差值(T1-T2)(所需的存儲時間T1=4a，所需的獲取時間T2=a,并且延遲時間T3=3.3a)。在t44時刻，緩沖器302的所存儲的數據量到達設置值。存儲控制器301試圖將數據寫入緩沖器改變為緩沖器303;然而，在這個時間點，存儲在緩沖器303中的數據沒有完全被ACPU2獲取。因此，存儲控制器301生成溢出中斷信號(OVR)以向ACPU2通知數據丟失的發生。如從以上描述中所能看到的，當ACPU2的數據獲取延遲時間(T3)小于在緩沖器的存儲數據量到達設置值的時間段(T1)和ACPU2從緩沖器獲取數據所需的時間段(T2)之間的差值(T1-T2)時，可防止因為緩沖器溢出而發生數據丟失。如上所述，按照根據示例性實施例的CPU連接電路，可改進ACPU和CCPU之間的串行傳送速度以與CCPU的平均處理速度匹配。[第二示例性實施例]將給出對本發明合適地應用于其中的第二示例性實施例的描述。配置了根據該示例性實施例的數據處理裝置從而像在第一示例性實施例中的一樣，緩沖IC31被連接在CCPUl和ACPU2之間。然而，如圖7所示，在此示例性實施例中應用通知信號從ACPU2輸入至緩沖IC31(存儲控制器311)。應用通知信號是標識將由ACPU2執行的應用之一的信息。當與和CCPUl的數據通信相關聯的應用在ACPU2中被激活(activate)時，ACPU2向緩沖IC31輸出應用通知信號。當緩沖IC31收到信號時，存儲控制器311對緩沖器312和313設置閾值，這些閾值對所激活的應用而言是最佳的，以便從CCPUI接收數據。如上所述，通過根據將由ACPU2執行的應用的類型來改變對緩沖器312和313所設置的閾值，可以在根據應用的類型的最佳條件下從CCPUl向ACPU2傳送數據(數據丟失的發生被抑制，并且ACPU側的獲取延遲不容易發生)。順便提及，在ACPU2通過同時執行多個應用來執行多任務處理的情況下，不言而喻緩沖器設置值可根據將被執行的應用的組合而改變。[第三示例性實施例]將給出對本發明合適地應用于其中的第三示例性實施例的描述。圖8示出根據該示例性實施例的數據處理裝置的結構。如圖8所示，構建了此示例性實施例從而第一示例性實施例的緩沖IC3的功能被合并作ACPU201中的緩沖部分30。因為數據處理裝置的總體操作類似于以上第一示例性實施例的總體操作，所以將避免對其重復的描述。[第四示例性實施例]將給出對本發明合適地應用于其中的第四示例性實施例的描述。圖9示出根據該示例性實施例的數據處理裝置的配置。在根據該示例性實施例的數據處理裝置中，第一CPUlO和第二CPU20分別經由串行IF和總線IF連接到緩沖IC32。此外，第一CPUlO和第二CPU20經由緩沖IC32雙向地傳送數據。圖10示出緩沖IC32中的CPU連接電路的結構。在緩沖IC32中，該示例性實施例僅包括一個存儲控制器321，但包括兩個存儲器、兩個串行IF以及兩個總線IF(存儲器322a和322b、串行IF323a和323b以及總線IF324a和324b)，其中它們的每一對中的一件(存儲器322a、串行IF323a以及總線IF324a)用來從第一CPUlO向第二CPU20傳輸數據，并且它們的每一對中的另一件(存儲器322b、串行IF323b以及總線IF324b)用來從第二CPU20向第一CPUlO傳輸數據。從第一CPUlO向第二CPU20傳送數據的操作以及從第二CPU20向第一CPUlO傳送數據的操作類似于第一示例性實施例的從CCPUl向ACPU2的傳送操作(存儲控制器321在兩個方向上都單獨地控制數據傳送)；因此，將避免對其重復的描述。[第五示例性實施例]將給出對本發明合適地應用于其中的第五示例性實施例的描述。根據該示例性實施例的數據處理裝置的配置類似于第四示例性實施例的配置，其中第一CPU和第二CPU分別經由串行IF和總線IF連接到緩沖IC33。此外，第一CPU和第二CPU經由緩沖IC33雙向地傳送數據。然而，如圖11所示，在該示例性實施例中數據寫入請求信號從第一和第二CPU的每一個輸入至緩沖IC33。CPU在緩沖器中寫入(傳送)數據之前，數據寫入請求信號被輸入至緩沖IC33中的存儲控制器331。圖12示出緩沖IC33中的CPU連接電路的結構。在該示例性實施例中，緩沖IC33包括兩個串行IF以及兩個總線IF(串行IF333a和333b以及總線IF334a和334b)，其中它們的每一對中的一件(串行IF333a、總線IF334a)用來從第一CPU向第二CPU傳輸數據，并且它們的每一對中的另一件(串行IF333b、總線·IF334b)用來從第二CPU向第一CPU傳輸數據。順便提及，不同于第四示例性實施例的是，緩沖IC33僅包括一個存儲器332(兩個緩沖器幀)。在根據該示例性實施例的數據處理裝置中，因為第一CPUlO和第二CPU20共享一個存儲器332，所以需要控制這些CPU以便不同時執行數據寫入操作。因此，存儲控制器331基于來自每個CPU的數據寫入請求而如下控制操作。對第一和第二CPU的每一個設置數據寫入操作的優先級；當兩個CPU都請求數據寫入操作時，具有較高優先級的CPU被允許進行數據寫入操作。在當具有較低優先級的CPU正在進行數據寫入操作時的情況下，如果具有較高優先級的CPU請求數據寫入操作，那么被處理的操作可以繼續或者可被中斷以執行具有較高優先級的CPU的數據寫入操作。順便提及，可預先設置軟件，從而第一CPUlO和第二CPU20的每個通過使用對所關聯的CPU的流控制信號來指示數據傳輸定時，因此排他地進行數據寫入操作。在此情況下，不需要來自每個CPU的數據寫入請求。因為數據傳送自身的操作(緩沖)類似于第一示例性實施例的操作(緩沖)，所以將避免對其的描述。[第六示例性實施例]將給出對本發明合適地應用于其中的第六示例性實施例的描述。圖13示出根據該示例性實施例的便攜式電話終端的配置。便攜式電話終端是包括兩個CPU即通信CPU和應用CPU的雙CPU蜂窩電話。將給出對根據本發明的便攜式電話終端的操作的描述。天線21所接收的無線電信號被無線電電路22轉換成電信號，該電信號然后被模擬信號處理部分23轉換成數字信號。模擬信號處理部分23所轉換的數字信號經由數字信號處理部分24輸入至CCPU1。饋送給CCPUl的數字信號作為數字數據經由緩沖IC3向ACPU2發送。ACPU2處理所輸入的數字數據并且進行例如將所處理的數據存儲在存儲器25中、從音頻輸出部分27產生聲音或者在顯示部分28上顯示圖像的處理。另一方面，ACPU2處理經由操作部分26進行的輸入操作以及經由音頻輸入部分29輸入的聲音，以向CCPUl傳送所處理的數據。CCPUl將從ACPU2輸入的數據發送至數字信號處理部分24，以將數據轉換成模擬電信號。數字信號處理部分24經由模擬信號處理部分23將模擬電信號輸入至無線電電路22。無線電電路22將所輸入的模擬電信號轉換成無線電信號并且經由天線21發送信號。通過在CCPUl和ACPU2之間布置類似于第一示例性實施例的緩沖IC的緩沖1C，即使在通信期間ACPU是繁忙的，緩沖器溢出也不容易發生并且通信質量的穩定性也得到了改進。因為從CCPU向ACPU的數據傳送操作自身類似于第一示例性實施例的數據傳送操作，所以將避免對其重復的描述。順便提及，在此情況下，CCPU和ACPU通過類似于第一示例性實施例的電路配置的電路配置彼此連接；然而，不言而喻CCPU和ACPU可通過類似于第二或第三示例性實施例的電路配置的電路配置彼此連接。此外，第四或第五示例性實施例的第一CPU和第二CPU顯然可用作CCPU和ACPU。順便提及，示例性實施例是本發明的合適的實施示例，但是本發明不被示例性實施例所限制。例如，在每個示例性實施例中，在配置的示例中兩幀的緩沖器交替地在數據讀出緩沖器和數據寫入緩沖器之間轉換；然而，也可以是配置包括如圖14所示的三個或更多的緩沖器，以便輪換地使用這些緩沖器。如上所述，對本發明而言各種變化是可以的。本申請基于并且要求于2006年7月28日遞交的、申請號2006-206808的日本專利申請的優先權，該日本專利申請的公開通過引用而被全部并入于此。權利要求1.一種包括兩個緩沖器的CPU連接電路，所述CPU連接電路被連接在兩個CPU之間，用于中繼從所述兩個CPU中的至少一個到所述兩個CPU中的另一個的數據傳送，所述CPU連接電路包括監控單元，所述監控單元監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及請求單元，所述請求單元當所述發送側CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求接收側CPU獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個，所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值，其中，在所述接收側CPU從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。2.如權利要求I所述的CPU連接電路，其中所述CPU連接電路中繼所述兩個CPU的兩個方向的數據傳送；并且當所述兩個CPU都需要向緩沖器傳送數據時，優先級被預先設置以確定所述兩個CPU的哪一個在發送側。3.如權利要求I所述的CPU連接電路，其中所述CPU連接電路還包括設置單元，所述設置單元根據從所述接收側CPU輸入的控制信號來動態地設置所述閾值。4.如權利要求I所述的CPU連接電路，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述接收側CPU獲取的數據，那么溢出信號至少被輸出至所述接收側CPU。5.一種包括兩個緩沖器的、用于通過從發送側CPU向接收側CPU傳送數據來處理數據的數據處理裝置，所述數據處理裝置包括監控單元，所述監控單元監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及請求單元，所述請求單元當所述發送側CPU所存儲在緩沖器中的數據的量到達所述預定的閾值時，請求接收側CPU的算術處理單元獲取存儲在緩沖器中的數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個，所述閾值是大于所述發送側CPU發送至緩沖器的數據的單位量的值，其中，在所述接收側CPU從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。6.如權利要求5所述的數據處理裝置，其中所述數據處理裝置還包括設置單元，所述設置單元根據從所述算術處理單元輸出的控制信號來動態地設置所述閾值。7.如權利要求5所述的數據處理裝置，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述算術處理單元獲取的數據，那么溢出信號至少被輸出至所述算術處理單元。8.一種算術處理設備，包括兩個緩沖器，所述兩個緩沖器經由數據傳輸路徑連接至第二CPU；監控單元，所述監控單元監控所述第二CPU所傳送并存儲在所述兩個緩沖器的任何一個中的數據的量是否到達預定的閾值；以及請求單元，所述請求單元當所述第二CPU所存儲在緩沖器中的數據的量到達所述閾值時，請求算術處理單元獲取存儲在緩沖器中的數據，并且將所述第二CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個，所述閾值是大于所述第二CPU發送至緩沖器的數據的單位量的值，其中，在所述算術處理單元從緩沖器獲取數據期間，所述第二CPU將數據存儲到所述兩個緩沖器中所述的另一個。9.如權利要求8所述的算術處理設備，其中，所述算術處理設備還包括設置單元，所述設置單元根據來自所述算術處理單元的控制信號來動態地設置所述閾值。10.如權利要求8所述的算術處理設備，其中當改變作為從所述第二CPU傳送的數據的數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述算術處理單元獲取的數據，那么溢出信號被輸出至所述算術處理單元。11.一種利用了包括兩個緩沖器的并且被連接在兩個CPU之間的CPU連接電路的數據傳送方法，所述數據傳送方法包括在緩沖器中設置大于發送側CPU發送至緩沖器的數據的單位量的值作為所存儲的數據的量的閾值；監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達所述閾值；以及當所述發送側CPU所存儲的數據的量到達所述閾值時，請求接收側CPU獲取數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個，其中，在所述接收側CPU從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。12.如權利要求11所述利用了CPU連接電路的數據傳送方法，其中所述數據傳送方法包括當所述兩個CPU都需要向緩沖器傳送數據時，預先設置優先級以確定所述兩個CPU的哪一個在發送側。13.如權利要求11所述利用了CPU連接電路的數據傳送方法，其中所述數據傳送方法還包括根據從所述接收側CPU輸入的控制信號來動態地設置所述閾值。14.如權利要求11所述利用了CPU連接電路的數據傳送方法，其中當所述發送側CPU改變作為數據存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述接收側CPU獲取的數據，那么溢出信號至少被輸出至所述接收側CPU。15.一種數據傳送方法，包括將包括算術處理單元和兩個緩沖器的接收側CPU連接至發送側CPU；在緩沖器中設置大于所述發送側CPU發送至緩沖器的數據的單位量的值作為所存儲的數據的量的閾值；監控發送側CPU所存儲在所述兩個緩沖器的任何一個中的數據的量是否到達所述閾值；以及當所述發送側CPU所存儲的數據的量到達所述閾值時，請求所述算術處理單元獲取數據，并且將所述發送側CPU的數據存儲目的地改變為所述兩個緩沖器中的另一個，其中，在所述算術處理單元從緩沖器獲取數據期間，所述發送側CPU將數據存儲到所述兩個緩沖器中所述的另一個。16.如權利要求15所述的數據傳送方法，其中所述閾值是根據從所述算術處理單元輸出的控制信號而動態地設置的。17.如權利要求15所述的數據傳送方法，其中當改變作為從所述發送側CPU傳送的數據的存儲目的地的緩沖器時，如果在改變后的緩沖器中仍有先前所存儲的并且沒有被所述算術處理單元獲取的數據，那么溢出信號被輸出至所述算術處理單元。18.一種便攜式通信終端，包括兩個CPU，所述兩個CPU包括通信CPU和應用CPU，其中如權利要求I所述的CPU連接電路被布置在從所述通信CPU到所述應用CPU的數據傳輸路徑上。19.一種便攜式通信終端，包括兩個CPU，所述兩個CPU包括通信CPU和應用CPU，所述便攜式通信終端構成了如權利要求5所述的數據處理裝置，其中所述通信CPU作為所述發送側CPU，并且所述應用CPU作為所述接收側CPU。20.一種便攜式通信終端，包括兩個CPU，所述兩個CPU包括通信CPU和應用CPU，其中如權利要求8所述的算術處理設備被應用作所述應用CPU。全文摘要本申請涉及CPU連接電路、數據處理裝置、算術處理設備及相應方法。提供了一種CPU連接電路和一種方法，其中CPU連接電路是兩個CPU通過交替地進行布置在兩個CPU之間的兩個緩沖器之間的轉換來防止數據處理不能被接收側的CPU充分執行的事件，而將要使用的電路。包括了監控CCPU1所存儲在緩沖器(301，302)的任何一個中的數據的量是否到達預定的閾值的存儲控制器(303)；當CCPU1所存儲在緩沖器(301，302)中的數據的量到達閾值時，存儲控制器(303)請求ACPU2獲取存儲在緩沖器中的數據，并且將來自CCPU的數據的存儲目的地改變為兩個緩沖器中的另一個；閾值是大于CCPU1發送至緩沖器(301，302)的數據的單位量的值。文檔編號G06F13/40GK102902641SQ20121020596公開日2013年1月30日申請日期2007年7月25日優先權日2006年7月28日發明者中川貴雄,立河孝,中村直行,塚本直史,細井俊克,倉金博申請人:日本電氣株式會社