專利名稱：電路的驗證方法和半導體器件的模擬方法
技術領域：
本發明涉及半導體領域，特別涉及包含半導體器件的電路的驗證方法和半導體器件的模擬方法。
背景技術：
半導體產品制造是一個流程高度復雜，資金高度密集的加工過程。與其他產品的制造過程相比，半導體產品制造的特殊性表現在產品工序的繁多，對設備的高利用率要求。常規的半導體產品制造主要包括設計、仿真、版圖布局和物理驗證等幾個階段。設計階段，工程師設計出包含半導體器件的電路原理圖。仿真階段，工程師測試設計階段設計的電路。仿真的基本思想就是建立一個能夠模仿某個真實系統動態行為的計算機模型，利用該模型來對真實系統的行為變化進行數值·模擬實驗，通過重復運行的模擬實驗以及對模擬輸出數據的分析來達到對該系統在給定條件下的動態行為的了解評估，進而改進或者優化系統的目的。版圖布局階段，工程師基于經過物理驗證的電路原理圖完成布局布線設計。物理驗證階段，工程師鑒定和修正上述半導體器件電路原理圖中的設計規則錯誤和布局布線錯誤。該階段的一致性驗證可以確保版圖和電路原理圖在連接上的一致性。事實上，一個合格的半導體或集成電路產品的問世可能需要將上述過程反復多次。布局工程師可能同時掌握物理驗證和參數提取工具；設計規則檢測用于檢查一個版圖是否符合芯片加工廠的工藝約束，而參數提取則將在前仿真中沒有考慮到的寄生的電阻電容參數從生成的版圖中提取出來，反標到網表文件中供模擬和數位工程師做版圖后仿真之用。模擬和數位工程師根據包含了寄生參數的網表文件來調整已有的設計以達到項目要求的物理、電氣特性和邏輯功能。然后再將仿真后網表送到布局工程師手中進行重新的布局布線；這樣的循環往往要來回數次才能得到滿意的結果。簡而言之，工程師設計出半導體器件的電路原理圖后，需要對該電路原理圖進行物理驗證，并根據物理驗證的結果判斷該等效電路的設計方案是否正確，進而確保該器件的等效電路和版圖設計匹配。然而，發明人發現利用電子設計自動化(Electronic Design Automation,EDA)設計工具設計出的具有深N阱的半導體器件的電路原理圖經過物理驗證和版圖布局后，版圖布局和在設計階段獲得的電路設計有時會不匹配，電路行為發生了改變，進而，可能導致設計成品的性能下降甚至失效。
發明內容
本發明解決是現有技術中版圖布局和電路設計不匹配的問題。為解決上述問題，本發明技術方案提供一種電路的驗證方法，包括在電路中設置第一器件、第一二極管和第二二極管，以對應具有深N阱的半導體器件；組合所述第一器件、所述第一二極管和所述第二二極管，以在所述電路中形成半導體器件組合；對形成有所述半導體器件組合的所述電路進行物理驗證。可選地，所述半導體器件為具有深N阱的NMOS晶體管，所述第一器件為NMOS晶體管。可選地，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合包括將所述第一 二極管的輸入端連接至所述NMOS晶體管的襯底，輸出端連接至所述第二二極管的輸出端；將連接在一起的所述NMOS晶體管、所述第一二極管和所述第二二極管設置為半導體器件組合，以在所述物理驗證時保留所述第一二極管和所
述第二二極管。可選地，所述半導體器件為N型有源擴散電阻，所述第一器件為有源電阻。可選地，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合包括將所述第一二極管的輸入端連接至所述有源電阻的襯底，輸出端連接至所述第二二極管的輸出端；將連接在一起的所述有源電阻、所述第一二極管和所述第二二極管設置為半導體器件組合，以在所述物理驗證時保留所述第一二極管和所述第二二極管。可選的，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合還包括建立子電路宏單元，所述子電路宏單元包括連接在一起的所述第一器件、所述第一二極管和所述第二二極管；設置所述第一器件、所述第一二極管和所述第二二極管的屬性參數；所述對形成有所述半導體器件組合的所述電路進行物理驗證包括調用所述子電路宏單元，以對所述電路進行物理驗證。本發明技術方案還提供一種半導體器件的模擬方法，包括獲取對應具有深N阱的半導體器件的第一器件、第一二極管和第二二極管；組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合。可選地，所述半導體器件為具有深N阱的NMOS晶體管，所述第一器件為NMOS晶體管。可選地，所述組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合包括將所述第一二極管的輸入端連接至所述NMOS晶體管的襯底，輸出端連接至所述第二二極管的輸出端；將連接在一起的所述NMOS晶體管、所述第一二極管和所述第二二極管設置為半導體器件組合。可選地，所述半導體器件為N型有源擴散電阻，所述第一器件為有源電阻。可選地，所述組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合包括將所述第一二極管的輸入端連接至所述有源電阻的襯底，輸出端連接至所述第二二極管的輸出端；將連接在一起的所述有源電阻、所述第一二極管和所述第二二極管設置為半導體器件組合。可選的，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合還包括建立子電路宏單元，所述子電路宏單元包括連接在一起的所述第一器件、所述第一二極管和所述第二二極管；設置所述第一器件、所述第一二極管和所述第二二極管的屬性參數。與現有技術相比，上述技術方案具有下優點避免了利用EDA設計工具進行物理驗證時可能存在的風險，具體地，上述技術方案將組成具有深N阱的半導體器件需要的各個器件組合，物理驗證過程中不存在組合的器件被省略而導致最后的版圖設計和電路設計不匹配的風險，提高了設計的可靠性。相對于現有技術在EDA設計工具中構建新的半導體器件種類的方法，上述技術方案無需更多的設計支持工作量，簡化了電路設計過程。將現有技術需要使用的多個器件組合為一個半導體器件組合，便于直接在電路中添加該半導體器件組合，而不必如現有技術中逐一添加模擬該半導體器件所需的各個器件，減少了電路設計的工作量，提高了等效電路設計的效率。同時，本發明技術方案采用附加子電路宏單元的形式，即克服了對器件模擬重新建模的要求，又保證了器件的模擬精度。
圖I是本發明實施方式的電路的驗證方法的流程圖；圖2是具有深N阱的NMOS晶體管的截面圖；圖3是現有的具有深N阱的NMOS晶體管的等效電路；圖4a是對現有具有深N阱的NMOS晶體管的等效電路進行物理驗證的電路圖；圖4b是物理驗證階段與圖4a所示電路圖的電路行為一致的另一電路圖；圖5是在EDA設計工具中為模擬具有深N阱的NMOS晶體管而構建的5端口器件；圖6是采用本發明實施方式的電路的驗證方法中具有深N阱的NMOS晶體管的等效電路；圖7是采用本發明實施方式的電路的驗證方法中N型有源擴散電阻的等效電路；圖8是本發明實施方式的半導體器件的模擬方法的流程圖。
具體實施例方式為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節以便于充分理解本發明。但是本發明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施方式
的限制。為解決現有技術中版圖布局和電路設計不匹配的問題，發明人經過研究，提出了一種電路的驗證方法。參閱圖1，圖I是本發明實施方式的電路的驗證方法的流程圖。所述電路的驗證方法包括SI :在電路中設置第一器件、第一二極管和第二二極管，以對應具有深N阱的半導體器件；S2 :組合所述第一器件、所述第一二極管和所述第二二極管，以在所述電路中形成半導體器件組合；S3:對形成有所述半導體器件組合的所述電路進行物理驗證。所述半導體器件為具有深N阱的半導體器件。深N阱(De印Nwell，DNW)是在N阱之下再注入一層N型雜質。目的是用DNW來隔離P阱和p襯底，使p襯底耦合噪聲更小。一般用于對噪聲比較敏感的芯片，例如射頻芯片。常見的具有深N阱的半導體器件有具有深N阱的NMOS晶體管、N型有源擴散電阻等。
下面以具有深N阱的NMOS晶體管為例詳細說明本發明實施方式的電路的驗證方法中。參閱圖2，圖2描述了具有深N阱的NMOS晶體管的截面圖。具有深N阱的NMOS晶體管包括P型襯底101，形成于P型襯底101內的深N阱102，形成于深N阱102內的P阱103，形成于P阱103內的N+型注入區104a、104b，以及形成于P阱103上的柵極105。為提高深N阱102接出的歐姆接觸并使深N阱102的電位均勻分布，所述具有深N阱的NMOS晶體管還可以在深N阱102內形成N阱106a、106b。在半導體器件或集成電路的設計階段，工程師利用EDA設計工具設計出相應的電路原理圖。電子設計自動化(Electronic Design Automation, EDA)設計工具是各種智能化的集成電路設計軟件的總成。隨著微電子技術的迅速發展以及集成電路規模不斷提高，對電路性能的設計要求越來越嚴格，這勢必對用于大規模集成 電路的設計工具提出越來越高的要求。自1972年美國加利福尼亞大學伯克利分校電機工程和計算機科學系開發的用于集成電路性能分析的電路模擬程序SPICE (Simulation Program with IC Emphasis)誕生以來，為適應現代微電子工業的發展，各種用于集成電路設計的電路模擬分析工具不斷涌現。以HSPICE軟件為例，HSPICE是為集成電路設計中的穩態分析，瞬態分析和頻域分析等電路性能的模擬分析而開發的一個商業化通用電路模擬程序，目前已被許多公司、大學和研究開發機構廣泛應用。HSPICE可與許多主要的EDA設計工具，諸如Cadence、Workview等兼容，能提供許多重要的針對集成電路性能的電路仿真和設計結果。采用HSPICE軟件可以在直流到高于100MHz的微波頻率范圍內對電路作精確的仿真、分析和優化。在實際應用中，HSPICE能提供關鍵性的電路模擬和設計方案，并且應用HSPICE進行電路模擬時，其電路規模僅取決于用戶計算機的實際存儲器容量。現有技術中，通常使用兩種方法來利用EDA設計工具模擬具有深N阱的半導體器件。以具有深N阱的NMOS晶體管為例，第一種方法是根據具有深N阱的NMOS晶體管的截面圖所示結構，逐個添加EDA設計工具中的部件來構建該具有深N阱的NMOS晶體管；第二種方法是在EDA設計工具中增加一個NMOS器件的種類以示和不具有深N阱的NMOS晶體管的區別，相當于硬區分。對于第一種方法，其主要存在兩方面的缺點一是在等效電路的設計階段需要工程師手工添加NMOS晶體管、第一二極管和第二二極管。參閱圖3，在模擬具有深N阱的NMOS晶體管時，需要逐個構建電路中的具有深N阱的NMOS晶體管，每個具有深N阱的NMOS晶體管都需要手工添加上述NMOS晶體管、第一二極管Dl和第二二極管D2這三個部件。對于復雜的集成電路來說，這種做法大大增加了工程師的工作量。二是導致在物理驗證階段存在風險，即物理驗證工具可能產生錯誤的驗證結果，使得電路設計和后續的版圖設計不匹配。具體而言，請參閱圖4a，待驗證的一集成電路的等效電路包括第一具有深N阱的NMOS晶體管和第二具有深N阱的NMOS晶體管。其中，第一具有深N阱的NMOS晶體管的等效電路由NMOS晶體管NM0S1、第一二極管Dl和第二二極管D2串接組成，NMOS晶體管NM0S1和第一二極管Dl連接于節點NI、第一二極管Dl和第二二極管D2連接于節點N2、第二二極管D2的輸入端連接于節點N3 ;第二具有深N阱的NMOS晶體管的等效電路由NMOS晶體管NM0S2、第一二極管D3和第二二極管D4串接組成。結合圖2，對上述等效電路進行版圖布局時，NMOS晶體管NMOSl和NMOS晶體管NM0S2都必須放置在同電位的P阱103 (節點NI)和深N阱102 (節點N2)里。參閱圖4b,待驗證的另一集成電路的等效電路包括第一具有深N講的NMOS晶體管和一個NMOS晶體管。其中，第一具有深N阱的NMOS晶體管的等效電路由NMOS晶體管NM0S1、第一二極管Dl和第二二極管D2串接組成，NMOS晶體管NMOSl和第一二極管Dl連接于節點NI、第一二極管Dl和第二二極管D2連接于節點N2、第二二極管D2的輸入端連接于節點N3 ；NM0S晶體管的等效電路由一 NMOS晶體管NM0S3構成。再結合圖2，對上述等效電路進行物理版圖設計時，NMOS晶體管NMOSl放置在P阱103 (節點NI)和深N阱102 (節點N2)里面，NMOS晶體管NM0S3只放置在P阱103里并且連接到節點NI，而沒有放置在深N阱102里面。
發明人發現，通過EDA設計工具對上述集成電路進行物理驗證，圖4a的等效電路會先被簡化為圖4b所示的等效電路，也就是說，上述圖4a的等效電路和圖4b的等效電路的電路行為是一樣的；然后再對圖4b的電路進行驗證；驗證通過后，會依圖4b所示的電路進行版圖設計。因此，即便圖4a中具有深N阱的NMOS晶體管NM0S2沒有放置在深N阱里，用于物理驗證的EDA設計工具也不能探測出來，使得最后的版圖設計和電路設計不匹配，這違反了設計者的設計意圖，造成設計成品的性能下降甚至失效。對于第二種方法，在EDA設計工具中增加一個NMOS器件的種類以示和不具有深N阱的NMOS晶體管的區別，這種方法使得設計最為安全，但是需要投入更多的設計支持工作量。參閱圖5，比如需要測試和萃取5端口帶深阱的原始NMOS的器件模型，需要直接輸出5端口帶深阱的NMOS原始器件網表以及物理操作出帶深阱的5端口原始NMOS器件。所述5端口分別是柵極D、源極S、漏極D、P阱PW和深N阱DNW。只有上述設計條件滿足，在電路設計時直接調用該5端口帶深阱的NMOS原始器件，輸出電路網表和調用器件模型仿真時才能輸出正確的可仿真的電路網表。同理，物理驗證時需要萃取出一個5端口帶深阱的NMOS原始器件。其網表對應形式一般如XNM0S5 D G B Pff DNW W = Iu L=O. 18u本實施例中，針對上述缺陷，發明人經過研究提供的電路的驗證方法包括在電路中設置第一器件、第一二極管和第二二極管，以對應具有深N阱的NMOS晶 體管。組合所述第一器件、所述第一二極管和所述第二二極管，以在所述電路中形成具有深N阱的NMOS晶體管組合。具體而言，參考圖6，將所述第一二極管Dll的輸入端連接至所述NMOS晶體管NMOS的襯底，輸出端連接至所述第二二極管D12的輸出端；將連接在一起的所述NMOS晶體管NM0S、所述第一二極管Dl I和所述第二二極管D12設置為具有深N阱的NMOS晶體管組合10，以在所述物理驗證時保留所述第一二極管Dl I和所述第二二極管D12，即所述第一二極管Dll和所述第二二極管D12不會在物理驗證的電路簡化中被省略。可以在電路設計階段，利用EDA設計工具的“組合”功能將連接在一起的所述NMOS晶體管、所述第一二極管和所述第二二極管設置為一個整體，即具有深N阱的NMOS晶體管組合。對形成有具有深N阱的NMOS晶體管組合10的所述電路進行物理驗證。所述物理 驗證可采用HSPICE軟件或其他EDA設計工具實現。
繼續參考圖4a，通過上述方式，NMOS晶體管NM0S1、第一二極管Dl和第二二極管D2組合為第一 NMOS晶體管組合，以模擬第一具有深N阱的NMOS晶體管；^0S晶體管NM0S2、第一二極管D3和第二二極管D4組合為第二 NMOS晶體管組合，以模擬第二具有深N阱的NMOS晶體管。這樣在對圖4a所示的電路進行物理驗證時，不會簡化第一二極管D3和第二二極管D4,也就是圖4a所示的電路不會簡化成圖4b所示的電路。在其他實施例中，所述半導體器件還可以為N型有源擴散電阻。對于N型有源擴散電阻，所述電路的驗證方法包括在電路中設置有源電阻、第一二極管和第二二極管，以對應具有深N阱的半導體器件。組合所述有源電阻、所述第一二極管和所述第二二極管，以在所述電路中形成N型有源擴散電阻組合。具體而言，參閱圖7，將所述第一二極管Dl的輸入端連接至所述有源 電阻R的襯底，輸出端連接至所述第二二極管D2的輸出端；將連接在一起的所述有源電阻R、所述第一二極管Dl和所述第二二極管D2設置為N型有源擴散電阻組合20，以在所述物理驗證時保留所述第一二極管Dl和所述第二二極管D2。對形成有N型有源擴散電阻組合20的所述電路進行物理驗證。所述物理驗證可采用HSPICE軟件或其他EDA設計工具實現。在其他實施例中，步驟S2所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合還可以包括建立子電路宏單元，所述子電路宏單元包括連接在一起的所述第一器件、所述第一二極管和所述第二二極管；設置所述第一器件、所述第一二極管和所述第二二極管的屬性參數；所述對形成有所述半導體器件組合的所述電路進行物理驗證包括調用所述子電路宏單元，以對所述電路進行物理驗證。舉例來說，子電路宏單元如下所示，宏單元列示所有器件屬性參數并賦默認值，子部件包括第一器件，第一二極管，第二二極管。子部件參數屬性從宏單元參數列表中獲取。其中，MO為第一器件，DO為第一二極管，Dl為第二二極管。subckt nch5_dnw GDSBT w = 500n l=600n as = 240f ad = 240fp s = 1. 9 6 u p d = 1. 9 6 u DNWPsubArea = 84. 9 I 2 p DNWPsubPeri = 36. 9 2 uPWDNffArea=4. 692pPWDNWPeri=8. 92uDl (OT)dnwpsub area=DNWPsubArea pj=DNWPsubPeri
DO(B T)pwdnw area=PWDNffArea pj=PWDNffPeriMO (D G S B)nch5w=w 1=1 as=as ad=ad ps=ps pd=pdends nch5_dnw子電路宏單元調用如下所示XMNl nch5_dnw NI N2 N3 N4 N5w=500n l=350n as=200f ad=200fps=l. 76upd=l. 76u DNffPsubArea=75p DNffPsubPeri=30u PWDNWArea=4. 5pPWDNWPeri=7. 8u對應于所述電路的驗證方法，本發明還提供一種半導體器件的模擬方法。參閱圖8，所述半導體器件的模擬方法包括SlO :獲取對應具有深N阱的半導體器件的第一器件、第一二極管和第二二極管。Sll :組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合。在一實施例中，所述半導體器件為具有深N阱的NMOS晶體管，所述第一器件為NMOS晶體管。所述步驟Sll中組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合包括將所述第一二極管的輸入端連接至所述NMOS晶體管的襯底，輸出端連接至所述第二二極管的輸出端；將連接在一起的所述NMOS晶體管、所述第一二極管和所述第二二極管設置為半導體器件組合。在另一實施例中，所述半導體器件為N型有源擴散電阻，所述第一器件為有源電阻。所述步驟Sll中組合所述第一器件、所述第一二極管和所述第二二極管，以形成 半導體器件組合包括將所述第一二極管的輸入端連接至所述有源電阻的襯底，輸出端連接至所述第二二極管的輸出端；將連接在一起的所述有源電阻、所述第一二極管和所述第二二極管設置為半導體器件組合。在其他實施例中，步驟Sll所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合還可以包括建立子電路宏單元，所述子電路宏單元包括連接在一起的所述第一器件、所述第一二極管和所述第二二極管；設置所述第一器件、所述第一二極管和所述第二二極管的屬性參數。需要注意的是，本發明技術方案適用于任何做在P阱內的半導體器件，例如NMOS管，N型的有源擴散電阻等，這類半導體器件都包括P阱，N深阱和P襯底，因此，這類器件的等效電路的區別也僅在于第一器件的類型不同。在利用本發明技術方案時，只要相應地改變第一器件，并將第一器件、第一二極管和第二二極管組合即可。綜上所述，本發明技術方案具有下優點避免了利用EDA設計工具進行物理驗證時可能存在的風險。由于現有技術中模擬具有深N阱的半導體器件的方法是將該半導體器件需要的各個器件逐一排布在設計工具界面中，故，在物理驗證的過程中，可能存在組成該具有深N阱的半導體器件的器件被省略的情況，進而導致最后的版圖設計和電路設計不匹配且物理驗證工具無法探知，造成設計成品性能下降甚至失效。而本發明技術方案將組成該半導體器件需要的各個器件組合，物理驗證過程中不存在組合中的器件被省略而導致最后的版圖設計和電路設計不匹配的風險，提聞了設計的可罪性。相對于現有技術在EDA設計工具中構建新的半導體器件種類的方法，上述技術方案無需更多的設計支持工作量，簡化了電路設計過程。將現有技術需要使用的多個器件組合為一個半導體器件組合，便于直接在電路中添加該半導體器件組合，而不必如現有技術中逐一添加模擬該半導體器件所需的各個器件，減少了電路設計的工作量，提高了等效電路設計的效率。進一步，本發明技術方案采用附加子電路宏單元的形式，即克服了對器件模擬重新建模的要求，又保證了器件的模擬精度。以上公開了本發明的多個方面和實施方式，本領域的技術人員會明白本發明的其它方面和實施方式。本發明中公開的多個方面和實施方式只是用于舉例說明，并非是對本發明的限定，本發明的真正保護范圍和精神應當以權利要求書為準。
權利要求
1.一種電路的驗證方法，其特征在于，包括 在電路中設置第一器件、第一二極管和第二二極管，以對應具有深N阱的半導體器件； 組合所述第一器件、所述第一二極管和所述第二二極管，以在所述電路中形成半導體器件組合； 對形成有所述半導體器件組合的所述電路進行物理驗證。
2.如權利要求I所述的電路的驗證方法，其特征在于，所述半導體器件為具有深N阱的NMOS晶體管，所述第一器件為NMOS晶體管。
3.如權利要求2所述的電路的驗證方法，其特征在于，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合包括 將所述第一二極管的輸入端連接至所述NMOS晶體管的襯底，輸出端連接至所述第二二極管的輸出端； 將連接在一起的所述NMOS晶體管、所述第一二極管和所述第二二極管設置為半導體器件組合，以在所述物理驗證時保留所述第一二極管和所述第二二極管。
4.如權利要求I所述的電路的驗證方法，其特征在于，所述半導體器件為N型有源擴散電阻，所述第一器件為有源電阻。
5.如權利要求4所述的電路的驗證方法，其特征在于，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合包括 將所述第一二極管的輸入端連接至所述有源電阻的襯底，輸出端連接至所述第二二極管的輸出端； 將連接在一起的所述有源電阻、所述第一二極管和所述第二二極管設置為半導體器件組合，以在所述物理驗證時保留所述第一二極管和所述第二二極管。
6.如權利要求3或5所述的電路的驗證方法，其特征在于，所述組合所述第一器件、所述第一二極管和所述第二二極管，以在電路中形成半導體器件組合還包括建立子電路宏單元，所述子電路宏單元包括連接在一起的所述第一器件、所述第一二極管和所述第二二極管；設置所述第一器件、所述第一二極管和所述第二二極管的屬性參數； 所述對形成有所述半導體器件組合的所述電路進行物理驗證包括調用所述子電路宏單元，以對所述電路進行物理驗證。
7.一種半導體器件的模擬方法，其特征在于，包括 獲取對應具有深N阱的半導體器件的第一器件、第一二極管和第二二極管； 組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合。
8.如權利要求7所述的半導體器件的模擬方法，其特征在于，所述半導體器件為具有深N阱的NMOS晶體管，所述第一器件為NMOS晶體管。
9.如權利要求8所述的半導體器件的模擬方法，其特征在于，所述組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合包括 將所述第一二極管的輸入端連接至所述NMOS晶體管的襯底，輸出端連接至所述第二二極管的輸出端； 將連接在一起的所述NMOS晶體管、所述第一二極管和所述第二二極管設置為半導體器件組合。
10.如權利要求7所述的半導體器件的模擬方法，其特征在于，所述半導體器件為N型有源擴散電阻，所述第一器件為有源電阻。
11.如權利要求10所述的半導體器件的模擬方法，其特征在于，所述組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合包括 將所述第一二極管的輸入端連接至所述有源電阻的襯底，輸出端連接至所述第二二極管的輸出端； 將連接在一起的所述有源電阻、所述第一二極管和所述第二二極管設置為半導體器件組合。
12.如權利要求9或11所述的半導體器件的模擬方法，其特征在于，所述組合所述第一器件、所述第一二極管和所述第二二極管，以形成半導體器件組合還包括建立子電路宏單、元，所述子電路宏單元包括連接在一起的所述第一器件、所述第一二極管和所述第二二極管；設置所述第一器件、所述第一二極管和所述第二二極管的屬性參數。
全文摘要
電路的驗證方法和半導體器件的模擬方法。所述電路的驗證方法包括在電路中設置第一器件、第一二極管和第二二極管，以對應具有深N阱的半導體器件；組合所述第一器件、所述第一二極管和所述第二二極管，以在所述電路中形成半導體器件組合；對形成有所述半導體器件組合的所述電路進行物理驗證。本發明技術方案將現有技術需要使用的多個器件組合為一個半導體器件組合，便于直接在電路中添加該半導體器件組合，而不必如現有技術中逐一添加模擬該半導體器件所需的各個器件，減少了電路設計的工作量，提高了等效電路設計的效率，另外還避免了利用EDA設計工具進行物理驗證時可能存在的風險。
文檔編號G06F17/50GK102722605SQ20121016170
公開日2012年10月10日 申請日期2012年5月22日 優先權日2012年5月22日
發明者于明, 許猛勇, 鄭舒靜 申請人:上海宏力半導體制造有限公司